CN108667845A - 一种低延迟的处理机载以太网音频流的系统和方法 - Google Patents

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Abstract

本发明公开了一种低延迟的处理机载以太网音频流的系统，包括音频模块，所述音频模块通过FPGA模块与接口模块连接；音频模块：接收FPGA模块处理后的模拟音频进行播放；采集模拟音频发送至FPGA模块；FPGA模块：接收音频模块发送的模拟音频进行解码得到数字音频，根据ARINC628P3协议对数字音频进行组包后通过接口模块向外发送；接收接口模块发送的音频数据包，根据ARINC628P3协议进行解包后处理为模拟音频发送到音频模块；接口模块：提供外界与FPGA模块的接口、FPGA模块与外围的接口电路以及设备供电。提供一种低延迟的处理机载以太网音频流的系统，解决处理时延波动过大声音播放会出现卡顿或杂音的问题。

Description

一种低延迟的处理机载以太网音频流的系统和方法
技术领域
本发明涉及一种机载音频数据处理系统，具体涉及一种低延迟的处理机载以太网音频流的系统。
背景技术
机载航电系统交联方式正在由传统的低速协议，如ARINC429、RS485等总线协议，逐渐向百兆/千兆甚至万兆以太网转移。传统的机载或计算机系统中的以太网实现是基于CPU实现的TCP/IP协议栈，其劣势在于TCP/IP协议栈的复杂性以及CPU的调度算法，以太网报文时延取决于CPU的调度，因此时延抖动较大，而ARINC628P3定义的音频处理周期为4ms，且音频播放效果对于处理时延敏感，如果处理时延波动过大声音播放会出现卡顿或杂音，因此如果用传统CPU实现机载系统中的628音频收发很难满足标准的要求。
发明内容
本发明所要解决的技术问题是机载音频高速处理，目的在于提供一种低延迟的处理机载以太网音频流的系统，解决处理时延波动过大声音播放会出现卡顿或杂音的问题。
本发明通过下述技术方案实现：
一种低延迟的处理机载以太网音频流的系统，包括音频模块，所述音频模块通过FPGA模块与接口模块连接；
音频模块：接收FPGA模块处理后的模拟音频进行播放；采集模拟音频发送至FPGA模块；
FPGA模块：接收音频模块发送的模拟音频进行解码得到数字音频，根据ARINC628P3协议对数字音频进行组包后通过接口模块向外发送；接收接口模块发送的音频数据包，根据ARINC628P3协议进行解包后处理为模拟音频发送到音频模块；
接口模块：提供外界与FPGA模块的接口、FPGA模块与外围的接口电路以及设备供电。
系统由以下几个部分组成：
FPGA模块：实现低延迟处理机载基于ARINC628P3协议的以太网音频流；
音频单元：用于播放FPGA模块处理后的数字音频，用于采集模拟音频送至FPGA模块处理后从以太网发送。
接口模块：提供上位机与FPGA模块接口、与外围的接口电路以及设备供电。
外部数据接口包括以太网接口、模拟音频输入/输出接口，主要包含两条数据流：
模拟输入到数字输出：来自外部的模拟音频信号经过接口模块输入至音频单元，由内部送至FPGA模块，再由FPGA进行A/D转换为数字信号实现ARINC628P3协议中应用层到MAC层的组包，经由接口模块的以太网接口；
数字输入到模拟输出：来自外部的满足ARINC628P3协议的音频数据包经过接口模块输入至FPGA模块，经过FPGA完成MAC层到应用层解包操作，并转换至数字信号后D/A转换为模拟音频信号送至音频单元，再由音频单元驱动外部音频播放设备。
所述FPGA模块包括Ethernet_MAC_Core，音频模块的输出端依次通过FPGA模块中的音频解码逻辑电路、FIFO_RAM、IP数据包发送逻辑电路和Transmit_FIFO与Ethernet_MAC_Core连接；Ethernet_MAC_Core依次通过FPGA模块中的Receive_FIFO、IP数据包接收逻辑电路、FIFO/RAM和音频编码逻辑电路与音频模块连接。本发明采用FPGA逻辑处理ARINC628P3协议中音频数据包，处理了协议栈中的MAC层到应用层部分，这部分是传统CPU实现协议栈中延迟的主要来源，本发明将这部分的处理用FPGA的专用逻辑实现，大大减小了ARINC628P3协议中音频数据流的传输处理时延，对音频的播放和采集效果具有一定的提升。
一种低延迟的处理机载以太网音频流的方法，包括以下步骤：
A、将外部的模拟音频信号通过FPGA处理为满足ARINC628P3协议的音频数据包向外发送；
B、将外部发送的满足ARINC628P3协议的音频数据包处理为模拟音频信号进行播放。
所述步骤A中将外部的模拟音频信号通过FPGA处理为满足ARINC628P3协议的音频数据包向外发送的方法包括依次进行的以下步骤：
A1、通过音频模块接收外部的模拟音频信号；
A2、音频模块将模拟音频信号FPGA模块，FPGA模块件模拟音频信号处理为数字音频信号；
A3、FPGA模块根据ARINC628P3协议对数字音频实现应用层到MAC层的组包得到音频数据包；
A4、将音频数据包通过接口模块向外发送。
所述步骤B中将外部发送的满足ARINC628P3协议的音频数据包处理为模拟音频信号进行播放的方法包括依次进行的以下步骤：
A1、FPGA模块通过接口模块接收外部的音频数据包；
A2、FPGA模块接收到接口模块发送的音频数据包后，根据ARINC628P3协议对数字音频实现MAC层到应用层的解包得到数字音频；
A3、FPGA模块将数字音频信号处理为模拟音频信号发送到音频模块；
A4、音频模块根据模拟音频信号驱动外部音频设备。
所述FPGA模块包括Ethernet_MAC_Core，音频模块的输出端依次通过FPGA模块中的音频解码逻辑电路、FIFO_RAM、IP数据包发送逻辑电路和Transmit_FIFO与Ethernet_MAC_Core连接；Ethernet_MAC_Core依次通过FPGA模块中的Receive_FIFO、IP数据包接收逻辑电路、FIFO/RAM和音频编码逻辑电路与音频模块连接。
所述步骤A中将外部的模拟音频信号通过FPGA处理为满足ARINC628P3协议的音频数据包向外发送的发包周期为4ms，IP数据包发送逻辑电路包括以下状态：
空闲状态：空闲状态为状态机的初始状态，该状态负责完成所有输出信号和中间信号的复位操作，当A/D转换了4ms的音频包后转入MAC发送状态；
MAC发送状态：根据ARINC628配置发送MAC帧帧头；
IP发送状态：计算IP层校验和并发送满足ARINC628配置的IP包头；
UDP发送状态：计算UDP校验和并发送；
ARINC628包发送：UDP payload前两个字节为ARINC628音频包特征码，接着发送每个包的序列号、时间戳、同步码接着发送4ms的音频数据，发送完成后转入空闲状态。
所述步骤B中接收外部发送的满足ARINC628P3协议的音频数据包处理为模拟音频信号进行播放，IP数据包接收逻辑电路包括以下状态：
空闲状态：空闲状态为状态机的初始状态，该状态负责完成所有输出信号和中间信号的复位操作，当收到以太网包后转至下一个状态；
MAC接收状态：解析MAC层数据，判断目的MAC、源MAC是否为ARINC628定义的MAC地址，是则转入IP层接收状态，否则返回空闲状态；
IP层接收状态：检查源IP和目的IP是否为ARINC628定义的IP地址、判断IP层校验和，通过则进入UDP接收状态，否则返回空闲状态；
UDP接收状态：UDP校验和检验，判断目的MAC、目的IP、源端口、目的端口是否匹配，是则进入628包头解析状态，否则返回空闲状态
628包头解析状态：通过UDP payload的前两个字节信息判断该数据包是否为ARINC628音频包，若是进628数据解析状态，否则返回空闲；
628数据解析状态：解析包中序号、时间戳等信息，并缓存4ms的音频数据，完成后转换至空闲状态。
本发明与现有技术相比，具有如下的优点和有益效果：
1、本发明一种低延迟的处理机载以太网音频流的系统，由FPGA逻辑实现ARINC628P3协议中的MAC层到应用层的协议处理；
2、本发明一种低延迟的处理机载以太网音频流的系统，ARINC628P3协议的音频流直接由FPGA处理，不经过CPU或其他通用处理器；
3、本发明一种低延迟的处理机载以太网音频流的系统，处理满足ARINC628P3协议的音频时延可控，且为微秒级。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明结构示意图；
图2为ARINC628P3中以太网协议栈示意图；
图3为音频时序示意图；
图4为IP数据包接收逻辑转换示意图；
图5为数据帧提前到达缓存设计示意图；
图6为数据帧延迟到达数据帧示意图；
图7为音频解码时序示意图；
图8为IP数据包发送逻辑转换示意图；
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
如图1、2所示，本发明一种低延迟的处理机载以太网音频流的系统，包括音频模块，所述音频模块通过FPGA模块与接口模块连接；
音频模块：接收FPGA模块处理后的模拟音频进行播放；采集模拟音频发送至FPGA模块；
FPGA模块：接收音频模块发送的模拟音频进行解码得到数字音频，根据ARINC628P3协议对数字音频进行组包后通过接口模块向外发送；接收接口模块发送的音频数据包，根据ARINC628P3协议进行解包后处理为模拟音频发送到音频模块；
接口模块：提供外界与FPGA模块的接口、FPGA模块与外围的接口电路以及设备供电。
系统由以下几个部分组成：
FPGA模块：实现低延迟处理机载基于ARINC628P3协议的以太网音频流；
音频单元：用于播放FPGA模块处理后的数字音频，用于采集模拟音频送至FPGA模块处理后从以太网发送。
接口模块：提供上位机与FPGA模块接口、与外围的接口电路以及设备供电。
外部数据接口包括以太网接口、模拟音频输入/输出接口，主要包含两条数据流：
模拟输入到数字输出：来自外部的模拟音频信号经过接口模块输入至音频单元，由内部送至FPGA模块，再由FPGA进行A/D转换为数字信号实现ARINC628P3协议中应用层到MAC层的组包，经由接口模块的以太网接口；
数字输入到模拟输出：来自外部的满足ARINC628P3协议的音频数据包经过接口模块输入至FPGA模块，经过FPGA完成MAC层到应用层解包操作，并转换至数字信号后D/A转换为模拟音频信号送至音频单元，再由音频单元驱动外部音频播放设备。
所述FPGA模块包括Ethernet_MAC_Core，音频模块的输出端依次通过FPGA模块中的音频解码逻辑电路、FIFO_RAM、IP数据包发送逻辑电路和Transmit_FIFO与Ethernet_MAC_Core连接；Ethernet_MAC_Core依次通过FPGA模块中的Receive_FIFO、IP数据包接收逻辑电路、FIFO/RAM和音频编码逻辑电路与音频模块连接。本发明采用FPGA逻辑处理ARINC628P3协议中音频数据包，处理了协议栈中的MAC层到应用层部分，这部分是传统CPU实现协议栈中延迟的主要来源，本发明将这部分的处理用FPGA的专用逻辑实现，大大减小了ARINC628P3协议中音频数据流的传输处理时延，对音频的播放和采集效果具有一定的提升。所述Ethernet_MAC_Core使用Tri_Mode_Ethernet_MAC。
实施例2
本实施例一种低延迟的处理机载以太网音频流的方法，包括以下步骤：
A、将外部的模拟音频信号通过FPGA处理为满足ARINC628P3协议的音频数据包向外发送；
B、将外部发送的满足ARINC628P3协议的音频数据包处理为模拟音频信号进行播放。
所述步骤A中将外部的模拟音频信号通过FPGA处理为满足ARINC628P3协议的音频数据包向外发送的方法包括依次进行的以下步骤：
A1、通过音频模块接收外部的模拟音频信号；
A2、音频模块将模拟音频信号FPGA模块，FPGA模块件模拟音频信号处理为数字音频信号；
A3、FPGA模块根据ARINC628P3协议对数字音频实现应用层到MAC层的组包得到音频数据包；
A4、将音频数据包通过接口模块向外发送。
所述步骤B中将外部发送的满足ARINC628P3协议的音频数据包处理为模拟音频信号进行播放的方法包括依次进行的以下步骤：
A1、FPGA模块通过接口模块接收外部的音频数据包；
A2、FPGA模块接收到接口模块发送的音频数据包后，根据ARINC628P3协议对数字音频实现MAC层到应用层的解包得到数字音频；
A3、FPGA模块将数字音频信号处理为模拟音频信号发送到音频模块；
A4、音频模块根据模拟音频信号驱动外部音频设备。
所述FPGA模块包括Ethernet_MAC_Core，音频模块的输出端依次通过FPGA模块中的音频解码逻辑电路、FIFO_RAM、IP数据包发送逻辑电路和Transmit_FIFO与Ethernet_MAC_Core连接；Ethernet_MAC_Core依次通过FPGA模块中的Receive_FIFO、IP数据包接收逻辑电路、FIFO/RAM和音频编码逻辑电路与音频模块连接。
如图3所示，其中，音频编码电路和D/A芯片配合完成模拟音频的输出任务，其中音频编码电路作为主设备，D/A芯片作为从设备。音频编码电路的逻辑功能组成主要包括：时钟分频子电路；音频数据并转串子电路；存储器控制和数据提取子电路。
如图4所示，IP数据包接收逻辑电路负责完成ARINC628以太网包解包工作。
接收逻辑状态机包括：
空闲状态：空闲状态为状态机的初始状态，该状态负责完成所有输出信号和中间信号的复位操作，当收到以太网包后转至下一个状态；
MAC接收状态：解析MAC层数据，判断目的MAC、源MAC是否为ARINC628定义的MAC地址，是则转入下一状态，否则返回空闲状态；
IP层接收状态：检查源IP和目的IP是否为ARINC628定义的IP地址、判断IP层校验和，通过则进入下一状态，否则返回空闲状态；
UDP接收状态：UDP校验和检验，判断目的MAC、目的IP、源端口、目的端口是否匹配，是则进入下一状态，否则返回空闲状态
628包头解析状态：通过UDP payload的前两个字节信息判断该数据包是否为ARINC628音频包(0x8077)，若是进入下一状态，否则返回空闲；
628数据解析状态：解析包中序号、时间戳等信息，并缓存4ms的音频数据，完成后转换至空闲状态。
由于ARINC628标准中规定每个数据帧的抖动<4ms，因此在分析以太网接收链路缓冲空间时需要考虑一下两个问题：
在接收完第一帧数据之后，将包含有语音信息第一个数据帧的384Byte的数据存入后级存储器中，假设在第一个数据帧到来后，其后的3帧数据均提前到达，为此在IP数据包接收逻辑电路的后级存储电路上应开辟至少能够保存3帧(12ms)音频数据的缓存空间，就可以保证之后3帧音频数据都提前到达时，音频数据不会丢失；
在接收完第一帧数据之后，包含有语音信息第一个数据帧的384Byte的数据存入后级存储电路中，假设在第一个数据帧到来后，其后的第二个数据帧到达的延迟时间T1<4ms(T1<T)，此时需要在IP数据包接收逻辑电路的后级存储电路上应开辟能够保存1帧(4ms)音频数据的缓存空间，就可以保证之后有一帧音频数据延迟T1到达时，音频数据不丢失。
上述两种情况的时序关系图参见图5、图6：
如图7所示，音频解码电路和A/D芯片配合完成模拟音频的输入任务，其中音频解码电路作为主设备，A/D芯片作为从设备。音频解码电路的逻辑功能组成主要包括：时钟分频子电路；音频数据串转并子电路；RAM地址控制子电路。
如图8所示，IP数据包发送逻辑电路主要完成ARINC628音频包组包，发包周期为4ms。
发送逻辑状态机状态包括：
空闲状态：空闲状态为状态机的初始状态，该状态负责完成所有输出信号和中间信号的复位操作，当A/D转换了4ms的音频包后转入下一状态；
MAC发送状态：根据ARINC628配置发送MAC帧帧头；
IP发送状态：计算IP层校验和并发送满足ARINC628配置的IP包头；
UDP发送状态：计算UDP校验和并发送；
ARINC628包发送：UDP payload前两个字节为ARINC628音频包特征码(0x8077)，接着发送每个包的序列号、时间戳(分辨率为7.8125us)、同步码(0x0001)接着发送4ms的音频数据，发送完成后转入空闲状态。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种低延迟的处理机载以太网音频流的系统，包括音频模块，其特征在于，所述音频模块通过FPGA模块与接口模块连接；
音频模块：接收FPGA模块处理后的模拟音频进行播放；采集模拟音频发送至FPGA模块；
FPGA模块：接收音频模块发送的模拟音频进行解码得到数字音频，根据ARINC628P3协议对数字音频进行组包后通过接口模块向外发送；接收接口模块发送的音频数据包，根据ARINC628P3协议进行解包后处理为模拟音频发送到音频模块；
接口模块：提供外界与FPGA模块的接口、FPGA模块与外围的接口电路以及设备供电。
2.根据权利要求1所述的一种低延迟的处理机载以太网音频流的系统，其特征在于，所述FPGA模块包括Ethernet_MAC_Core，音频模块的输出端依次通过FPGA模块中的音频解码逻辑电路、FIFO_RAM、IP数据包发送逻辑电路和Transmit_FIFO与Ethernet_MAC_Core连接；Ethernet_MAC_Core依次通过FPGA模块中的Receive_FIFO、IP数据包接收逻辑电路、FIFO/RAM和音频编码逻辑电路与音频模块连接。
3.根据权利要求1所述的一种低延迟的处理机载以太网音频流的方法，其特征在于，包括以下步骤：
A、将外部的模拟音频信号通过FPGA处理为满足ARINC628P3协议的音频数据包向外发送；
B、接收外部发送的满足ARINC628P3协议的音频数据包处理为模拟音频信号进行播放。
4.根据权利要求3所述的一种低延迟的处理机载以太网音频流的方法，其特征在于，所述步骤A中将外部的模拟音频信号通过FPGA处理为满足ARINC628P3协议的音频数据包向外发送的方法包括依次进行的以下步骤：
A1、通过音频模块接收外部的模拟音频信号；
A2、音频模块将模拟音频信号FPGA模块，FPGA模块件模拟音频信号处理为数字音频信号；
A3、FPGA模块根据ARINC628P3协议对数字音频实现应用层到MAC层的组包得到音频数据包；
A4、将音频数据包通过接口模块向外发送。
5.根据权利要求3所述的一种低延迟的处理机载以太网音频流的方法，其特征在于，所述步骤B中将外部发送的满足ARINC628P3协议的音频数据包处理为模拟音频信号进行播放的方法包括依次进行的以下步骤：
B1、FPGA模块通过接口模块接收外部的音频数据包；
B2、FPGA模块接收到接口模块发送的音频数据包后，根据ARINC628P3协议对数字音频实现MAC层到应用层的解包得到数字音频；
B3、FPGA模块将数字音频信号处理为模拟音频信号发送到音频模块；
B4、音频模块根据模拟音频信号驱动外部音频设备。
6.根据权利要求3所述的一种低延迟的处理机载以太网音频流的方法，其特征在于，所述FPGA模块包括Ethernet_MAC_Core，音频模块的输出端依次通过FPGA模块中的音频解码逻辑电路、FIFO_RAM、IP数据包发送逻辑电路和Transmit_FIFO与Ethernet_MAC_Core连接；Ethernet_MAC_Core依次通过FPGA模块中的Receive_FIFO、IP数据包接收逻辑电路、FIFO/RAM和音频编码逻辑电路与音频模块连接。
7.根据权利要求3所述的一种低延迟的处理机载以太网音频流的方法，其特征在于，所述步骤A中将外部的模拟音频信号通过FPGA处理为满足ARINC628P3协议的音频数据包向外发送的发包周期为4ms，IP数据包发送逻辑电路包括以下状态：
空闲状态：空闲状态为状态机的初始状态，该状态负责完成所有输出信号和中间信号的复位操作，当A/D转换了4ms的音频包后转入MAC发送状态；
MAC发送状态：根据ARINC628配置发送MAC帧帧头；
IP发送状态：计算IP层校验和并发送满足ARINC628配置的IP包头；
UDP发送状态：计算UDP校验和并发送；
ARINC628包发送：UDP payload前两个字节为ARINC628音频包特征码，接着发送每个包的序列号、时间戳、同步码接着发送4ms的音频数据，发送完成后转入空闲状态。
8.根据权利要求3所述的一种低延迟的处理机载以太网音频流的方法，其特征在于，所述步骤B中接收外部发送的满足ARINC628P3协议的音频数据包处理为模拟音频信号进行播放，IP数据包接收逻辑电路包括以下状态：
空闲状态：空闲状态为状态机的初始状态，该状态负责完成所有输出信号和中间信号的复位操作，当收到以太网包后转至下一个状态；
MAC接收状态：解析MAC层数据，判断目的MAC、源MAC是否为ARINC628定义的MAC地址，是则转入IP层接收状态，否则返回空闲状态；
IP层接收状态：检查源IP和目的IP是否为ARINC628定义的IP地址、判断IP层校验和，通过则进入UDP接收状态，否则返回空闲状态；
UDP接收状态：UDP校验和检验，判断目的MAC、目的IP、源端口、目的端口是否匹配，是则进入628包头解析状态，否则返回空闲状态
628包头解析状态：通过UDP payload的前两个字节信息判断该数据包是否为ARINC628音频包，若是进628数据解析状态，否则返回空闲；
628数据解析状态：解析包中序号、时间戳等信息，并缓存4ms的音频数据，完成后转换至空闲状态。
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