CN108664214B - 用于固态存储设备的分布式缓存的掉电处理方法与装置 - Google Patents

Abstract

本申请提供了用于固态存储设备的分布式缓存的掉电处理方法与装置，缓存单元的元数据指示了缓存单元在存储器中的地址及缓存单元的状态，所提供的方法包括：响应于接收到异常掉电的提示，终止尚未完成的IO命令的处理；依据掉电发生时缓存单元的状态识别需要备份的缓存单元；将需要备份的缓存单元及其元数据写入NVM芯片。

Description

用于固态存储设备的分布式缓存的掉电处理方法与装置

技术领域

本申请涉及存储技术领域，尤其涉及在存储设备中提供分布式缓存的方法与装置。

背景技术

参看图1，展示了存储设备的框图。固态存储设备102同主机相耦合，用于为主机提供存储能力。主机同固态存储设备102之间可通过多种方式相耦合，耦合方式包括但不限于通过例如SATA(Serial Advanced Technology Attachment，串行高级技术附件)、SCSI(Small Computer System Interface，小型计算机系统接口)、SAS(Serial AttachedSCSI，串行连接SCSI)、IDE(Integrated Drive Electronics，集成驱动器电子)、USB(Universal Serial Bus，通用串行总线)、PCIE(Peripheral Component InterconnectExpress，PCIe，高速外围组件互联)、NVMe(NVM Express，高速非易失存储)、以太网、光纤通道、无线通信网络等连接主机与固态存储设备102。主机可以是能够通过上述方式同存储设备相通信的信息处理设备，例如，个人计算机、平板电脑、服务器、便携式计算机、网络交换机、路由器、蜂窝电话、个人数字助理等。存储设备102包括接口103、控制部件104、一个或多个NVM(非易失存储器，Non-Volatile Memory)芯片105以及DRAM(Dynamic Random AccessMemory，动态随机访问存储器)110。NAND闪存、相变存储器、FeRAM、MRAM等是常见的NVM。接口103可适配于通过例如SATA、IDE、USB、PCIE、NVMe、SAS、以太网、光纤通道等方式与主机交换数据。控制部件104用于控制在接口103、NVM芯片105以及固件存储器110之间的数据传输，还用于存储管理、主机逻辑地址到闪存物理地址映射、擦除均衡、坏块管理等。可通过软件、硬件、固件或其组合的多种方式实现控制部件104。控制部件104可以是FPGA(Field-programmable gate array，现场可编程门阵列)、ASIC(Application SpecificIntegrated Circuit，应用专用集成电路)或者其组合的形式。控制部件104也可以包括处理器或者控制器，在处理器或控制器中执行软件来操纵控制部件104的硬件来处理主机IO命令。控制部件104还耦合到DRAM 110，并可访问DRAM110的数据。在DRAM可存储FTL表和/或缓存的主机IO命令的数据。

控制部件104包括闪存接口控制器(或称为闪存通道控制器)。闪存接口控制器耦合到NVM芯片105，并以遵循NVM芯片105的接口协议的方式向NVM芯片105发出命令，以操作NVM芯片105，并接收从NVM芯片105输出的命令执行结果。NVM芯片105的接口协议包括“Toggle”、“ONFI”等公知的接口协议或标准。

存储器目标(Target)是NAND闪存封装内的共享芯片使能(CE，Chip Enable)信号的一个或多个逻辑单元(LUN，Logic UNit)。每个逻辑单元具有逻辑单元号(Logic UnitNumber)。NAND闪存封装内可包括一个或多个管芯(Die)。典型地，逻辑单元对应于单一的管芯。逻辑单元可包括多个平面(Plane)。逻辑单元内的多个平面可以并行存取，而NAND闪存芯片内的多个逻辑单元可以彼此独立地执行命令和报告状态。在可从http：// www.micron.com/～/media/Documents/Products/Other％20Documens/ONFI3_0Gold.ashx获得的“Open NAND Flash Interface Specification(Revision 3.0)”中，提供了关于目标(target)、逻辑单元、LUN、平面(Plane)的含义，其为现有技术的一部分。

固态存储设备中包括多个NVM芯片。每个NVM芯片包括一个或多个管芯(DIE)或逻辑单元(LUN，Logic UNit)。管芯或逻辑单元之间可以并行响应读写操作。在同一管芯或逻辑单元上的多个读、写或擦除操作顺序执行。

存储介质上通常按页来存储和读取数据。而按块来擦除数据。块包含多个页。存储介质上的页(称为物理页)具有固定的尺寸，例如17664字节。物理页也可以具有其他的尺寸。物理页中可以包括多个数据帧(data frame)，数据帧具有指定的尺寸，例如4096或4416字节。

在固态存储设备中，利用FTL(Flash Translation Layer，闪存转换层)来维护从逻辑地址到物理地址的映射信息。逻辑地址构成了操作系统等上层软件所感知到的固态存储设备的存储空间。物理地址是用于访问固态存储设备的物理存储单元的地址。在现有技术中还可利用中间地址形态实施地址映射。例如将逻辑地址映射为中间地址，进而将中间地址进一步映射为物理地址。

存储了从逻辑地址到物理地址的映射信息的表结构被称为FTL表。FTL表是固态存储设备中的重要元数据。通常FTL表的数据项记录了固态存储设备中以数据页为单位的地址映射关系。FTL表是固态存储设备中的重要元数据。通常FTL表的数据项记录了固态存储设备中以数据页为单位的地址映射关系。固态存储设备的FTL表具有较大的尺寸，例如若干GB级。而在固态存储设备关闭时，需要完整地保存FTL表，在固态存储设备启动时，需要完成FTL完全加载。

FTL表包括多个FTL表条目(或称表项)。在一个实施例中，每个FTL表条目中记录了一个逻辑页地址与一个物理页的对应关系。在另一个例子中，每个FTL表条目中记录了连续的多个逻辑页地址与连续的多个物理页的对应关系。在又一个实施例中，每个FTL表条目中记录了逻辑块地址与物理块地址的对应关系。在依然又一个实施例中，FTL表中记录逻辑块地址与物理块地址的映射关系，和/或逻辑页地址与物理页地址的映射关系。

一些固态存储设备中还提供备用电源，当发生意外断电时，由备用电源向存储设备提供临时的电能，用于备份FTL表等元数据以及处理尚未完成的命令。备用电源包括超级电容、铝电容、钽聚合物电容、锂电池等。将要备份的数据写入固态存储设备提供的日志区。固态存储设备再次上电时，从日志区恢复所备份的元数据。

在NVMe规范(http：//nvmexpress.ore/wp-content/uploads/NVM_Express_1_2_ 1_Gold_20160603.pdf)中定义了原子操作(Atomic Operation)。原子操作包括原子写命令。为执行原子写命令，固态存储设备确保在原子写命令中指示的数据，要么都写入到固态存储设备中，要么都未写入到固态存储设备中，而不会有其他自行结果。当同时存在向相同或部分相同的地址写入数据的两个或更多原子写命令时，这些原子写命令的执行结果是如同这些原子写命令串行执行的。

例如，参看下表1，原子写命令A向逻辑地址(Logic Block Address，LBA)LBA0-3写入数据，原子写命令B向逻辑地址LBA1-4写入数据(表1中用“A”指示由原子写命令A写入的数据，而由“B”指示由原子写命令B写入的数据)。下表的第2行与第3行示出了命令A与命令B的正确执行结果。参看表1，一种可能的结果(如下表第2行所示)是LBA0-3是写命令A所写入的数据，而LBA4是写命令B所写入的数据，换句话说，写命令B先生效，原子性地更新了LBA1-4，接下来写命令A生效，又原子性地更新了LBA0-3。另一种可能的结果(如下表笫3行所示)是LBA0是写命令A所写入的数据，而LBA2-4是写命令B所写入的数据，换句话说，写命令A先生效，原子性地更新了LBA 0-3，接下来写命令B生效，又原子性地更新了LBA 1-4。除了上面提到的两种结果，其他任何结果都不符合NVMe规范对原子写命令的要求。

表1

LBA 0

LBA 1

LBA 2

LBA 3

LBA 4

LBA 5

LBA 6

有效结果

A

A

A

A

B

有效结果

A

B

B

B

B

无效结果

A

A

B

B

B

固态存储设备具有极高的IO处理能力，每秒中处理上百万条IO命令。在利用缓存加速IO速度时，为每条IO处理缓存任务称为固态存储性能的性能瓶颈。为进一步提升固态存储设备的性能，需要突破缓存任务引入的性能瓶颈。

发明内容

本申请的目的为在存储器中提供分布式缓存的方法与装置，用于提升存储设备处理缓存任务的性能。

根据本申请的第一方面，提供了根据本申请第一方面的第一写命令处理方法，包括：接收来自主机的写命令；将写命令分配给多个CPU之中的第一CPU；第一CPU为写命令分配缓存单元；第一CPU将写命令的数据写入所分配的缓存单元；响应于写命令要写入的数据被全部写入缓存单元，第一CPU向主机指示写命令处理完成。

根据本申请的第一方面的第一写命令处理方法，提供了根据本申请第一方面的第二写命令处理方法，还包括：依据写命令访问的逻辑地址范围，将写命令分配给多个CPU之一。

根据本申请的第一方面的第一或第二写命令处理方法，提供了根据本申请第一方面的第三写命令处理方法，其中，主机可访问的逻辑地址空间，沿逻辑地址递增的方向被分为多个区域，以及依据写命令访问的区域分配，将写命令分配给多个CPU之一。

根据本申请的第一方面的第三写命令处理方法，提供了根据本申请第一方面的第四写命令处理方法，其中，将各个区域轮流分配给多个CPU之一。

根据本申请的第一方面的第一或第二写命令处理方法，提供了根据本申请第一方面的第五写命令处理方法，还包括：将主机可访问的逻辑地址空间分为同CPU数量相等的多个区域，每个区域由一个CPU管理。

根据本申请的第一方面的第一至第五之一的写命令处理方法，提供了根据本申请第一方面的第六写命令处理方法，还包括：依据写命令访问的逻辑地址范围，将写命令分配给多个CPU中的第一CPU。

根据本申请的第一方面的第六写命令处理方法，提供了根据本申请第一方面的第七写命令处理方法，其中，若写命令访问的逻辑地址范围完全属于第一CPU所管理的逻辑地址范围，将写命令分配给第一CPU；以及若写命令访问的逻辑地址范围的第一部分属于第一CPU所管理的逻辑地址范围，而写命令访问的逻辑地址范围的第二部分属于第二CPU所管理的逻辑地址范围，将所述写命令分配给第一CPU或第二CPU。

根据本申请的第一方面的第七写命令处理方法，提供了根据本申请第一方面的第八写命令处理方法，若写命令访问的逻辑地址的范围大于一个CPU所管理的逻辑地址范围，选择与写命令访问的逻辑地址的范围对应的多个CPU中，所管理的逻辑地址范围排序在前的第一CPU对写命令进行处理；以及由第一CPU向其他CPU请求临时管理写命令所访问的逻辑地址范围。

根据本申请的第一方面的第八写命令处理方法，提供了根据本申请第一方面的第九写命令处理方法，第一CPU向第二CPU请求临时管理写命令所需的逻辑地址范围包括：第一CPU向第二CPU提供需要访问的属于第二CPU的逻辑地址范围；以及第二CPU根据所接收的逻辑地址范围分配缓存单元，并在其元数据中记录缓存单元的出借信息。

根据本申请的第一方面的第一至第九之一的写命令处理方法，提供了根据本申请第一方面的第十写命令处理方法，其中，同一时刻，一个缓存单元仅由CPU之一使用。

根据本申请的第一方面的第九或第十写命令处理方法，提供了根据本申请第一方面的第十一写命令处理方法，还包括：响应于收到第二CPU的出借确认信息，第一CPU对其元数据进行修改，以维护所借用的缓存单元。

根据本申请的第一方面的第九至第十一之一的写命令处理方法，提供了根据本申请第一方面的第十二写命令处理方法，还包括：第二CPU对出借的缓存单元的元数据加锁，使得第二CPU不能使用出借的缓存单元，也不能再将已出借的缓存单元再次出借其他CPU。

根据本申请的第一方面的第九至第十二之一的写命令处理方法，提供了根据本申请第一方面的第十三写命令处理方法，还包括：第一CPU在使用完第二CPU出借的缓存单元后，将该缓存单元归还给第二CPU；以及第一CPU和第二CPU还分别修改各自的元数据，以记录对所借用的缓存单元的归还。

根据本申请的第一方面的第八写命令处理方法，提供了根据本申请第一方面的第十四写命令处理方法，每个CPU对属于其他CPU的缓存单元的借用包括：将多个CPU进行排序；排序为第i个的CPU仅从排序在后的第(i+1)个CPU借用缓存单元；以及排序最后的CPU仅从排序最前的CPU借用缓存单元，其中i为正整数；以及每个CPU仅向出借缓存单元的CPU归还缓存单元。

根据本申请的第一方面的第一至第十四之一的写命令处理方法，提供了根据本申请第一方面的第十五写命令处理方法，还包括：第一CPU依据写命令访问的逻辑地址的范围和大小，确定所需的缓存单元的数量；若写命令访问的逻辑地址的范围小于或等于一个缓存单元所指示的范围，为写命令分配一个缓存单元；若写命令访问的逻辑地址的范围大于一个缓存单元所指示的范围，将写命令拆分为多个子命令，每个子命令所访问的逻辑地址的范围不超过一个缓存单元所指示的范围；以及为每个子写命令分配一个缓存单元。

根据本申请的第一方面的第一至第十五之一的写命令处理方法，提供了根据本申请第一方面的第十六写命令处理方法，每个缓存单元可处于不同的状态，缓存单元可处于的状态包括：“空闲”状态，用于指示缓存单元未被使用；“占用”状态，用于指示缓存单元中缓存有数据。

根据本申请的第一方面的第一至第十六之一的写命令处理方法，提供了根据本申请第一方面的第十七写命令处理方法，每个CPU通过维护各自的元数据管理和使用缓存单元；以及通过向其他CPU“借用”元数据的部分，管理和使用属于其他CPU的缓存单元，其中，元数据中记录有缓存单元的状态、缓存单元对应的逻辑地址、和/或缓存单元被借用的情况。

根据本申请的第一方面的第一至第十七之一的写命令处理方法，提供了根据本申请第一方面的第十八写命令处理方法，还包括：判断分配给写命令的缓存单元是否为该写命令所命中的缓存单元，其中，若写命令的逻辑地址同缓存单元的元数据记录的逻辑地址相同，或写命令的逻辑地址范围被缓存单元的元数据记录的逻辑地址范围所包含，则该写命令命中该缓存单元；若写命令命中分配给写命令的缓存单元，将写命令的数据写入该缓存单元。

根据本申请的第一方面的第十八写命令处理方法，提供了根据本申请第一方面的第十九写命令处理方法，还包括：检查缓存单元的状态；以及在缓存单元未命中时，为写命令申请尚未被写入数据的处于“空闲”状态的缓存单元，或者已被写入数据的缓存单元。

根据本申请的第一方面的第十九写命令处理方法，提供了根据本申请第一方面的第二十写命令处理方法，为写命令申请缓存单元包括：将所申请的缓存单元中的数据通过“淘汰”过程写入NVM芯片；以及将被清空的缓存单元分配给写命令。

根据本申请的第一方面的第二十写命令处理方法，提供了根据本申请第一方面的第二十一写命令处理方法，若等待“淘汰”过程完成而暂时不能使用缓存单元，暂停对写命令的处理。

根据本申请的第一方面的第十八写命令处理方法，提供了根据本申请第一方面的第二十二写命令处理方法，在缓存单元未命时，为写命令分配缓存单元包括：从缓存单元池中获取缓存单元。

根据本申请的第一方面的第二十二写命令处理方法，提供了根据本申请第一方面的第二十三写命令处理方法，还包括：将被清空的缓存单元归还缓存单元池。

根据本申请的第一方面的第十九至二十三之一的写命令处理方法，提供了根据本申请第一方面的第二十四写命令处理方法，还包括：对缓存单元主动发起“淘汰”过程，以使被写入数据的缓存单元成为处于“空闲”状态的缓存单元。

根据本申请的第二方面，提供了根据本申请第二方面的第一读命令处理方法，包括：接收来自主机的读命令；依据读命令的逻辑地址范围，将读命令分配给多个CPU中的第一CPU；若读命令命中缓存单元，第一CPU从缓存单元中获取读命令所访问的数据，并提供给主机；若读命令未命中缓存单元，第一CPU根据读命令的逻辑地址范围获取对应的物理地址，并根据物理地址从存储器中读出数据，并提供给主机。

根据本申请的第二方面的第一读命令处理方法，提供了根据本申请第二方面的第二读命令处理方法，若读命令未命中第一CPU所管理的缓存单元，则第一CPU为读命令分配缓存单元，并用从存储器读出的数据替换缓存单元中的数据。

根据本申请的第二方面的第一或第二读命令处理方法，提供了根据本申请第二方面的第三读命令处理方法，还包括若读命令的逻辑地址范围大于第一CPU所管理的逻辑地址范围，第一CPU向第二CPU请求临时管理读命令所需的逻辑地址范围；第一CPU检查读命令是否命中了第二CPU所管理的缓存单元；若读命令命中第二CPU所管理的缓存单元，则第一CPU从缓存单元中获取读命令所访问的数据，并提供给主机。

根据本申请的第二方面的第三读命令处理方法，提供了根据本申请第二方面的第四读命令处理方法，请求临时管理读命令所需的逻辑地址范围包括：第一CPU向第二CPU提供需要访问的属于第二CPU的逻辑地址范围；第二CPU检查所接收的逻辑地址范围是否命中；若第二CPU接收的缓存单元命中，第二CPU将命中的缓存单元的元数据发送给第一CPU。

根据本申请的第二方面的第四读命令处理方法，提供了根据本申请第二方面的第五读命令处理方法，若第二CPU接收的缓存单元未命中，第二CPU向第一CPU提供逻辑地址范围未命中缓存单元的指示。

根据本申请的第二方面的第四或第五读命令处理方法，提供了根据本申请第二方面的第六读命令处理方法，还包括：若读命令未命中第二CPU所管理的缓存单元，第二CPU为第一CPU分配缓存单元，并将所分配的缓存单元的元数据发送给第一CPU；以及第一CPU根据读命令的逻辑地址范围获取对应的物理地址，并根据物理地址从存储器中读出数据，提供给主机，并用读出的数据替换缓存单元中的数据，再将所替换的缓存单元的元数据发送给第二CPU。

根据本申请的第二方面的第六读命令处理方法，提供了根据本申请第二方面的七读命令处理方法，缓存单元的元数据中记录了缓存单元的逻辑地址。

根据本申请的第二方面的第一至第七之一的读命令处理方法，提供了根据本申请第二方面的第八读命令处理方法，若读命令的逻辑地址同缓存单元的元数据记录的逻辑地址相同，或读命令的逻辑地址范围被缓存单元的元数据记录的逻辑地址范围所包含，则该读命令命中该缓存单元。

根据本申请的第二方面的第一至第八之一的读命令处理方法，提供了根据本申请第二方面的第九读命令处理方法，还包括：将读命令拆分为多个子命令，每个子命令的逻辑地址范围不超过一个缓存单元所对应的逻辑地址范围；以及分别对每个子命令进行处理。

根据本申请的第三方面，提供了根据本申请第三方面的第一IO命令处理方法，包括：依据写命令访问的地址范围，将写命令分配给多个CPU中的第一CPU；第一CPU依据所述地址范围从第二CPU获取一个或多个缓存单元的使用权；第一CPU将写命令要写入的数据写入从第二CPU获取的缓存单元；指示写命令处理完成；以及第一CPU向第二CPU归还从第二CPU获取的缓存单元的使用权。

根据本申请的第三方面第一IO命令处理方法，提供了根据本申请第三方面的第二IO命令处理方法，还包括：所述第一CPU依据所述地址范围还检查第二缓存单元的使用权，若所述第一CPU拥有所述第二缓存单元的使用权，则将写命令要写入的数据写入第二缓存单元。

根据本申请的第三方面第二IO命令处理方法，提供了根据本申请第三方面的第三IO命令处理方法，还包括：若所述若第一CPU不拥有所述第二缓存单元的使用权，暂停对所述IO命令的处理。

根据本申请的第三方面第一至第三之一的IO命令处理方法，提供了根据本申请第三方面的第四IO命令处理方法，其中，所述地址是逻辑地址或者物理地址。

根据本申请的第四方面，提供了根据本申请第四方面的第一IO命令处理方法，包括：响应于收到写命令，依据写命令访问的地址范围，将写命令分配给多个CPU中的第一CPU；依据写命令访问的地址将写命令分为一个或多个子写命令；为每个子写命令分配缓存单元；若所分配的第一缓存单元属于第二CPU，第一CPU从第二CPU获取第一缓存单元的使用权；将每个子写命令要写入的数据写入所分配的缓存单元；指示写命令处理完成；以及第一CPU将第一缓存单元的使用权归还第二CPU。

根据本申请的第四方面的第一IO命令处理方法，提供了根据本申请第四方面的第二IO命令处理方法，还包括：若所分配的第二缓存单元属于第一CPU，第一CPU检查第二缓存单元的使用权，若所述第一CPU获取了所述第二缓存单元的使用权，则将子写命令要写入的数据写入第二缓存单元。

根据本申请的第四方面的第二IO命令处理方法，提供了根据本申请第四方面的第三IO命令处理方法，还包括：若所述第一CPU无法获取所述第二缓存单元的使用权，暂停对子写命令的处理。

根据本申请的第四方面的第一至第三之一的IO命令处理方法，提供了根据本申请第四方面的第四IO命令处理方法，其中，第一多个缓存单元属于第一CPU，第二多个缓存单元属于第二CPU；以及将访问第一地址范围的写命令分配给第一CPU，将访问第二地址范围的写命令分配给第二CPU。

根据本申请的第四方面的第四IO命令处理方法，提供了根据本申请第四方面的第五IO命令处理方法，其中，第一多个缓存单元仅可被分配给访问第一地址范围的子写命令；以及第二多个缓存单元仅可被分配给访问第二地址范围的子写命令。

根据本申请的第四方面的第一至第五之一的IO命令处理方法，提供了根据本申请第四方面的第六IO命令处理方法，其中，所述地址是物理地址。

根据本申请的第四方面的第一至第五之一的IO命令处理方法，提供了根据本申请第四方面的第七IO命令处理方法，其中，所述地址是逻辑地址。

根据本申请的第四方面的第五至第七之一的IO命令处理方法，提供了根据本申请第四方面的第八IO命令处理方法，其中，第一地址范围包括多个逻辑地址空间连续的子范围，第二地址范围包括多个逻辑地址空间连续的子范围；以及第一地址范围的多个子范围与第二地址范围的多个子范围彼此交织。

根据本申请的第四方面的第五至第八之一的IO命令处理方法，提供了根据本申请第四方面的第九IO命令处理方法，其中，若写命令访问的地址范围的第一部分属于第一地址范围，而写命令访问的地址范围的第二部分属于第二地址范围，将所述写命令分配给第一CPU或第二CPU。

根据本申请的第四方面的第一至第九之一的IO命令处理方法，提供了根据本申请第四方面的第十IO命令处理方法，其中，在第一CPU与第二CPU共享的存储器中提供缓存单元；以及在第一CPU独占的存储器中提供第一元数据，用于记录第一多个缓存单元的状态；在第二CPU独占的存储器中提供第二元数据，用于记录第二多个缓存单元的状态。

根据本申请的第四方面的第十IO命令处理方法，提供了根据本申请第四方面的第十一IO命令处理方法，还包括：在元数据中记录对应的缓存单元是否可被使用。

根据本申请的第四方面的第十或第十一IO命令处理方法，提供了根据本申请第四方面的第十二IO命令处理方法，还包括：响应于第一CPU请求第三缓存单元的使用权，若第三缓存单元处于空闲状态，所述第二CPU将同第三缓存单元对应的元数据提供给第一CPU，所述第一CPU依据同第三缓存单元对应的元数据使用所述第三缓存单元；所述第二CPU还记录第三缓存单元被借用的状态。

根据本申请的第四方面的第十或第十一IO命令处理方法，提供了根据本申请第四方面的第十三IO命令处理方法，还包括：响应于第一CPU请求第三缓存单元的使用权，若第三缓存单元处于占用状态，所述第二CPU对第三缓存单元发起淘汰过程，使第三缓存单元变为空闲状态。

根据本申请的第五方面，提供了根据本申请第五方面的第一IO命令处理方法，包括：响应于收到读命令，依据读命令访问的逻辑地址范围，将读令分配给多个CPU中的第一CPU；依据读命令访问的逻辑地址将读命令分为一个或多个子读命令；为每个子读命令分配缓存单元；若所分配的第一缓存单元属于第二CPU，第一CPU从第二CPU获取第一缓存单元的使用权；对于每个子读命令，若命中了所分配的缓存单元，从缓存单元获取数据，若缓存单元未命中所分配的缓存单元，从子读命令的逻辑地址对应的物理地址获取数据；指示读命令处理完成；以及第一CPU将第一缓存单元的使用权归还第二CPU。

根据本申请的第五方面的第一IO命令处理方法，提供了根据本申请第五方面的第二IO命令处理方法，还包括：若缓存单元未命中所分配的缓存单元，从子读命令的逻辑地址对应的物理地址获取数据，并将所获取的数据写入所分配的缓存单元。

根据本申请的第五方面的第一或第二IO命令处理方法，提供了根据本申请第五方面的第三IO命令处理方法，还包括：若所分配的第二缓存单元属于第一CPU，第一CPU获取第二缓存单元的使用权。

根据本申请的第五方面的第一至第三之一的IO命令处理方法，提供了根据本申请第五方面的第四IO命令处理方法，其中，第一多个缓存单元属于第一CPU，第二多个缓存单元属于第二CPU；以及将访问第一逻辑地址范围的读命令分配给第一CPU，将访问第二逻辑地址范围的读命令分配给第二CPU。

根据本申请的第五方面的第一至第四之一的IO命令处理方法，提供了根据本申请第五方面的第五IO命令处理方法，还包括：响应于第一CPU请求第三缓存单元的使用权，所述第二CPU将同第三缓存单元对应的元数据提供给第一CPU，所述第一CPU依据同第三缓存单元对应的元数据使用所述第三缓存单元；所述第二CPU还记录第三缓存单元被借用的状态。

根据本申请的第六方面，提供了根据本申请第六方面的第一IO命令处理方法，包括：响应于收到读命令，依据读命令访问的地址范围，将读令分配给多个CPU中的第一CPU；依据读命令访问的地址将读命令分为一个或多个子读命令；为每个子读命令分配缓存单元；若所分配的第一缓存单元属于第二CPU，第一CPU从第二CPU获取第一缓存单元的使用权；对于每个子读命令，若命中了所分配的缓存单元，从缓存单元获取数据，若缓存单元未命中所分配的缓存单元，从子读命令访问的地址获取数据；指示读命令处理完成；以及第一CPU将第一缓存单元的使用权归还第二CPU。

根据本申请的第七方面，提供了根据本申请第七方面的第一掉电处理方法，缓存单元的元数据指示了缓存单元在存储器中的地址及缓存单元的状态，该方法包括：响应于接收到异常掉电的提示，终止尚未完成的IO命令的处理；依据掉电发生时缓存单元的状态识别需要备份的缓存单元；将需要备份的缓存单元及其元数据写入NVM芯片。

根据本申请的第七方面的第一掉电处理方法，提供了根据本申请第七方面的第二掉电处理方法，缓存单元可处于的状态包括：“空闲”状态，用于指示缓存单元未被使用；“占用”状态，用于指示缓存单元中缓存有数据。

根据本申请的第七方面的第二掉电处理方法，提供了根据本申请第七方面的第三掉电处理方法，其中，处于“占用”状态的缓存单元需要备份；处于“空闲”状态的缓存单元无需备份。

根据本申请的第七方面的第二或第三掉电处理方法，提供了根据本申请第七方面的第四掉电处理方法，缓存单元可处于的状态还包括“淘汰中”状态，响应于将“占用”状态的缓存单元所缓存的数据写入NVM芯片的过程开始，缓存单元进入“淘汰中”状态；以及响应于缓存单元所缓存的数据被写入NVM芯片，缓存单元重新进入“空闲”状态。

根据本申请的第七方面的第四掉电处理方法，提供了根据本申请第七方面的第五掉电处理方法，其中，处于“淘汰中”状态的缓存单元，需要备份。

根据本申请的第七方面的第五掉电处理方法，提供了根据本申请第七方面的第六掉电处理方法，其中，处于“淘汰中”状态的缓存单元无需备份时；所述方法还包括：等待处于“淘汰中”状态的缓存单元变为“空闲”状态。

根据本申请的第七方面的第一至第六之一的掉电处理方法，提供了根据本申请第七方面的第其掉电处理方法，还包括：将要备份的缓存单元及其元数据存储在存储器的指定存储空间，再将存储器的指定存储空间整体备份到NVM芯片。

根据本申请的第七方面的第一至第七之一的掉电处理方法，提供了根据本申请第七方面的第八掉电处理方法，其中每个CPU管理多个缓存单元，该方法还包括：每个CPU将借用的缓存单元的元数据归还给出借缓存单元的CPU；响应于收到归还的元数据，排序的多个CPU中除排序最后的CPU之外的每个CPU识别自身需要备份的缓存单元的数量，并将要备份的缓存单元的数量通知多个CPU的排序中的下一CPU；多个CPU中的排序最前的CPU将指定位置作为备份缓存单元的起始地址，并备份缓存单元；多个CPU中的排序在后的CPU根据在前CPU提供的需要备份的缓存单元数量，计算出前一CPU用于备份缓存单元所需的缓冲区大小，并确定自身备份缓存单元的起始地址，并备份缓存单元。

根据本申请的第七方面的第八掉电处理方法，提供了根据本申请第七方面的第九掉电处理方法，还包括：排序的多个CPU中除排序最前的CPU之外的每个CPU将所收到的需要备份的缓存单元数量以及自身所要备份的缓存单元数量累加，并告知多个CPU排序中的下一CPU。

根据本申请的第七方面的第八或第九掉电处理方法，提供了根据本申请第七方面的第十掉电处理方法，还包括：响应于所有CPU均完成对缓存单元的备份后，指示掉电处理完成。

根据本申请的第七方面的第八至第十之一的掉电处理方法，提供了根据本申请第七方面的第十一掉电处理方法，还包括：每个CPU在完成对缓存单元的备份后，就备份完成告知多个CPU排序中的下一CPU，而由多个CPU中排序最后的CPU确认所有CPU的备份完成。

根据本申请的第七方面的第八至第十之一的掉电处理方法，提供了根据本申请第七方面的第十二掉电处理方法，还包括：指定多个CPU之一收集缓存单元的备份进度，其他各个CPU在完成缓存单元备份后，告知所指定的CPU，以及由所指定的CPU确认备份完成。

根据本申请的第七方面的第一至第七之一的掉电处理方法，提供了根据本申请第七方面的第十三掉电处理方法，还包括：CPU将借用的元数据归还给出借元数据的CPU；响应于收到归还的元数据，CPU识别自身需要备份的缓存单元的数量，并将自身需要备份的缓存单元的数量通知多个CPU的排序中的下一CPU；CPU根据前一CPU提供的需要备份的缓存单元数量，计算出在前CPU用于备份缓存单元所需的缓冲区大小，并确定自身备份缓存单元的起始地址，并备份缓存单元。

根据本申请的第七方面的第十三掉电处理方法，提供了根据本申请第七方面的第十四掉电处理方法，还包括：CPU将所收到的需要备份的缓存单元数量以及自身所要备份的缓存单元数量累加，并告知多个CPU排序中的下一CPU。

根据本申请的第七方面的第十三或第十四掉电处理方法，提供了根据本申请第七方面的第十五掉电处理方法，还包括：CPU在完成对缓存单元的备份后，就备份完成告知指定的CPU或多个CPU排序中的下一CPU。

根据本申请的第七方面的第十五掉电处理方法，提供了根据本申请第七方面的第十六掉电处理方法，还包括：多个CPU的排序中的最后的CPU基于其他CPU提供的备份完成指示，确认所有CPU的备份完成。

根据本申请的第七方面的第八至第十六之一的掉电处理方法，提供了根据本申请第七方面的第十七掉电处理方法，其中，CPU依据缓存单元的元数据识别借用的缓存单元。

根据本申请的第八方面，提供了根据本申请第八方面的第一原子写命令执行方法，包括：接收原子写命令，依据原子写命令访问的地址范围，将原子写命令拆分为多个子命令；获取待处理的子命令，并为子命令分配缓存单元；请求为子命令对应的缓存单元加锁；响应于为子命令对应的缓存单元加锁成功，将子命令的数据写入所分配的缓存单元。

根据本申请的第八方面的第一原子写命令执行方法，提供了根据本申请第八方面的第二原子写命令执行方法，其中，子命令访问的地址范围小于或等于缓存单元的地址范围。

根据本申请的第八方面的第一或第二原子写命令执行方法，提供了根据本申请第八方面的第三原子写命令执行方法，还包括：若为子命令分配缓存单元失败，暂停对该子命令的处理。

根据本申请的第八方面的第一至第三之一的原子写命令执行方法，提供了根据本申请第八方面的第四原子写命令执行方法，还包括：判断是否已为属于同一原子写命令的多个子命令对应的缓存单元全部加锁；若已全部加锁，完成对该原子写命令的多个子命令的处理；若未全部加锁，获取该原子写命令的多个子命令中的下一子命令。

根据本申请的第八方面的第四原子写命令执行方法，提供了根据本申请第八方面的第五原子写命令执行方法，在该原子写命令的所有子命令对应的数据都写入缓存单元后，向主机指示该原子写命令处理完成。

根据本申请的第八方面的第一至第五之一的原子写命令执行方法，提供了根据本申请第八方面的第六原子写命令执行方法，还包括：对于获取的子命令，检查其是否为所属的原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令；以及仅当获取的子命令是所属的原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令时，才为子命令分配缓存单元。

根据本申请的第八方面的第一至第五之一的原子写命令执行方法，提供了根据本申请第八方面的第七原子写命令执行方法，还包括：对于获取的子命令，检查其是否为所属的原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令；以及仅当获取的子命令是所属的原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令时，才请求为子命令对应的缓存单元加锁。

根据本申请的第八方面的第一至第五之一的原子写命令执行方法，提供了根据本申请第八方面的第八原子写命令执行方法，还包括：获取原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令；以及请求为该子命令对应的缓存单元加锁。

根据本申请的第八方面的第一至第五之一的原子写命令执行方法，提供了根据本申请第八方面的第九原子写命令执行方法，按原子写命令的多个子命令的地址的值的顺序，为每个子命令分配缓存单元，并对缓存单元加锁，仅在加锁成功后，才处理按地址的值排序的下一子命令。

根据本申请的第八方面的第六至第九之一的原子写命令执行方法，提供了根据本申请第八方面的第十原子写命令执行方法，还包括：对原子写命令的多个子命令按地址排序，是按照地址数值的升序排序，或者地址数值的降序排序。

根据本申请的第八方面的第一至第十之一的原子写命令执行方法，提供了根据本申请第八方面的第十一原子写命令执行方法，还包括：响应于为子命令对应的缓存单元加锁成功，还更新缓存单元的状态；以及在缓存单元的元数据中记录子命令所访问的地址范围。

根据本申请的第八方面的第一至第十一之一的原子写命令执行方法，提供了根据本申请第八方面的第十二原子写命令执行方法，还包括：在该原子写命令的所有子命令对应的数据都写入缓存单元后，释放同该原子写命令的所有子命令对应的缓存单元的锁。

根据本申请的第九方面，提供了根据本申请的第九方面的第一原子写命令的执行方法，包括：接收原子写命令；将原子写命令分配给多个CPU中的第一CPU；依据原子写命令访问的地址范围，将原子写命令拆分为多个子命令；获取待处理的子命令，并为子命令分配缓存单元；请求为所分配的缓存单元加锁；响应于为所分配的缓存单元加锁成功，子命令的数据写入所分配的缓存单元。

根据本申请的第九方面的第一原子写命令的执行方法，提供了根据本申请的第九方面的第二原子写命令的执行方法，还包括：依据写命令访问的地址范围，将写命令分配给多个CPU中的第一CPU。

根据本申请的第九方面的第一或第二原子写命令的执行方法，提供了根据本申请的第九方面的第三原子写命令的执行方法，其中，若写命令访问的地址范围完全属于第一CPU所管理的地址范围，将写命令分配给第一CPU。

根据本申请的第九方面的第一或第二原子写命令的执行方法，提供了根据本申请的第九方面的第四原子写命令的执行方法16.根据权利要求13或14所述的方法，其中，若写命令访问的地址范围的第一部分属于第一CPU所管理的地址范围，而写命令访问的地址范围的第二部分属于第二CPU所管理的地址范围，将所述写命令分配给第一CPU或第二CPU。

根据本申请的第九方面的第一至第四之一的原子写命令的执行方法，提供了根据本申请的第九方面的第五原子写命令的执行方法，还包括：若为子命令分配缓存单元失败，暂停对该子命令的处理。

根据本申请的第九方面的第一至第五之一的原子写命令的执行方法，提供了根据本申请的第九方面的第六原子写命令的执行方法，还包括：获取属于同一原子写命令的未被处理的多个子命令中地址排序最前的子命令，对该子命令进行处理。

根据本申请的第九方面的第一至第五之一的原子写命令的执行方法，提供了根据本申请的第九方面的第七原子写命令的执行方法，还包括：对于获取的子命令，检查其是否为所属的原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令；以及仅当获取的子命令是所属的原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令时，才为子命令分配缓存单元。

根据本申请的第九方面的第一至第五之一的原子写命令的执行方法，提供了根据本申请的第九方面的第八原子写命令的执行方法，还包括：对于获取的子命令，检查其是否为所属的原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令；以及仅当获取的子命令是所属的原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令时，才请求为子命令对应的缓存单元加锁。

根据本申请的第九方面的第一至第五之一的原子写命令的执行方法，提供了根据本申请的第九方面的第九原子写命令的执行方法，还包括：获取原子写命令的多个尚未处理的子命令中，按地址排序最前的子命令；以及请求为该子命令对应的缓存单元加锁。

根据本申请的第九方面的第六至第九之一的原子写命令的执行方法，提供了根据本申请的第九方面的第十原子写命令的执行方法，还包括：对原子写命令的多个子命令按地址排序，是按照地址数值的升序排序，或者地址数值的降序排序。

根据本申请的第九方面的第一至第十之一的原子写命令的执行方法，提供了根据本申请的第九方面的第十一原子写命令的执行方法，还包括：若要处理的子命令的地址范围属于第一CPU所管理的范围，由第一CPU为要处理的子命令分配缓存单元，并请求为所分配的缓存单元加锁。

根据本申请的第九方面的第一至第十一之一的原子写命令的执行方法，提供了根据本申请的第九方面的第十二原子写命令的执行方法，还包括：若要处理的子命令的地址范围不属于第一CPU所管理的范围，第一CPU依据要处理的子命令的地址范围从其所属的第二CPU借用缓存单元。

根据本申请的第九方面的第十二原子写命令的执行方法，提供了根据本申请的第九方面的第十三原子写命令的执行方法，还包括：若要处理的子命令的地址范围不属于第一CPU所管理的范围，第一CPU依据要处理的子命令的地址范围从其所属的第二CPU获取元数据，元数据中记录了缓存单元索引；以及第一CPU依据所获取的元数据为要处理的子命令分配缓存单元，并请求为所分配的缓存单元加锁。

根据本申请的第九方面的第十二原子写命令的执行方法，提供了根据本申请的第九方面的第十四原子写命令的执行方法，还包括：若要处理的子命令的地址范围不属于第一CPU所管理的范围，第一CPU依据要处理的子命令的地址范围从其所属的第二CPU获取缓存单元；以及第一CPU为要处理的子命令分配所获取的缓存单元，并请求为所分配的缓存单元加锁。

根据本申请的第九方面的第一至第十四之一的原子写命令的执行方法，提供了根据本申请的第九方面的第十五原子写命令的执行方法，为子命令分配缓存单元包括：在缓存单元命中时，为子命令分配命中的缓存单元，其中，若子命令的地址同缓存单元的元数据记录的地址相同，或子命令的地址范围被缓存单元的元数据记录的地址范围所包含，则该子命令命中该缓存单元；以及在缓存单元未命中时，为该子命令申请缓存单元。

根据本申请的第九方面的第十五原子写命令的执行方法，提供了根据本申请的第九方面的第十六原子写命令的执行方法，在缓存单元未命中时，为写命令申请尚未被写入数据的处于“空闲”状态的缓存单元，或者已被写入数据的缓存单元。

根据本申请的第九方面的第十五或十六原子写命令的执行方法，提供了根据本申请的第九方面的第十七原子写命令的执行方法，为写命令申请缓存单元包括：将所申请的缓存单元中的数据通过“淘汰”过程写入NVM芯片，以清空缓存单元；以及将被清空的缓存单元分配给写命令。

根据本申请的第九方面的第十七原子写命令的执行方法，提供了根据本申请的第九方面的第十八原子写命令的执行方法，若等待“淘汰”过程完成而暂时不能使用缓存单元，暂停对写命令的处理。

根据本申请的第九方面的第十六至第十八之一的原子写命令的执行方法，提供了根据本申请的第九方面的第十九原子写命令的执行方法，还包括：对缓存单元主动发起“淘汰”过程，以使被写入数据的缓存单元成为处于“空闲”状态的缓存单元。

根据本申请的第九方面的第一至第十九之一的原子写命令的执行方法，提供了根据本申请的第九方面的第二十原子写命令的执行方法，还包括：判断是否已为该原子写命令的所有子命令对应的缓存单元全部加锁；若已为该原子写命令对应的缓存单元全部加锁，响应于所有子命令所对应的数据都被写入缓存单元，向主机指示该原子写命令处理完成。

根据本申请的第九方面的第二十原子写命令的执行方法，提供了根据本申请的第九方面的第二十一原子写命令的执行方法，还包括：若未为该原子写命令对应的缓存单元全部加锁，获取该原子写命令的多个子命令中的下一子命令。

根据本申请的第九方面的第二十或二十一的原子写命令的执行方法，提供了根据本申请的第九方面的第二十二原子写命令的执行方法，还包括：在该原子写命令的所有子命令对应的数据都写入缓存单元后，释放分配给该原子写命令的所有缓存单元的锁。

根据本申请的第九方面的第十二至二十二之一的原子写命令的执行方法，提供了根据本申请的第九方面的第二十三原子写命令的执行方法，还包括：对于借用的缓存单元，在该缓存单元的锁被释放后，归还所借用的缓存单元。

根据本申请的第九方面的第二十三原子写命令的执行方法，提供了根据本申请的第九方面的第二十四原子写命令的执行方法，归还所借用的缓存单元包括：第一CPU向第二CPU指示所借用的缓存单元的元数据；响应于接收到第一CPU所指示的所借用的缓存单元的元数据，第二CPU恢复对出借的缓存单元的管理。

根据本申请的第十方面，提供了根据本申请第十方面的第一写命令处理装置，包括：命令接收模块，用于接收来自主机的写命令；命令分配模块，用于将写命令分配给多个CPU之中的第一CPU；缓存单元分配模块，用于使第一CPU为写命令分配缓存单元；数据写入模块，用于使第一CPU将写命令的数据写入所分配的缓存单元；命令处理完成指示模块，用于响应于写命令要写入的数据被全部写入缓存单元，使第一CPU向主机指示写命令处理完成。

根据本申请的第十一方面，提供了根据本申请第十一方面的第一读命令处理装置，包括：命令接收模块，用于接收来自主机的读命令；命令分配模块，用于依据读命令的逻辑地址范围，将读命令分配给多个CPU中的第一CPU；数据获取模块，用于使第一CPU从缓存单元中获取读命令所访问的数据，并提供给主机；数据获取模块，还用于若读命令未命中缓存单元，使第一CPU根据读命令的逻辑地址范围获取对应的物理地址，并根据物理地址从存储器中读出数据，并提供给主机。

根据本申请的第十二方面，提供了根据本申请第十二方面的第一IO命令处理装置，包括：命令分配模块，用于依据写命令访问的地址范围，将写命令分配给多个CPU中的第一CPU；缓存单元使用权获取模块，用于使第一CPU依据所述地址范围从第二CPU获取一个或多个缓存单元的使用权；数据写入模块，用于使第一CPU将写命令要写入的数据写入从第二CPU获取的缓存单元；命令处理指示模块，用于指示写命令处理完成；以及缓存单元使用权归还模块，用于使第一CPU向第二CPU归还从第二CPU获取的缓存单元的使用权。

根据本申请的第十三方面，提供了根据本申请第十三方面的第一IO命令处理装置，包括：命令分配模块，用于响应于收到写命令，依据写命令访问的地址范围，将写命令分配给多个CPU中的第一CPU；命令拆分模块，用于依据写命令访问的地址将写命令分为一个或多个子写命令；缓存单元分配模块，用于为每个子写命令分配缓存单元；缓存单元使用权获取模块，用于若所分配的第一缓存单元属于第二CPU，使第一CPU从第二CPU获取第一缓存单元的使用权；数据写入模块，用于将每个子写命令要写入的数据写入所分配的缓存单元；命令处理指示模块，用于指示写命令处理完成；以及缓存单元使用权归还模块，用于使第一CPU将第一缓存单元的使用权归还第二CPU。

根据本申请的第十四方面，提供了根据本申请第十四方面的第一IO命令处理装置，包括：命令分配模块，用于响应于收到读命令，依据读命令访问的逻辑地址范围，将读令分配给多个CPU中的第一CPU；命令拆分模块，用于依据读命令访问的逻辑地址将读命令分为一个或多个子读命令；缓存单元分配模块，用于为每个子读命令分配缓存单元；缓存单元使用权获取模块，用于若所分配的第一缓存单元属于第二CPU，使第一CPU从第二CPU获取第一缓存单元的使用权；数据获取模块，用于对于每个子读命令，若命中了所分配的缓存单元，从缓存单元获取数据，若缓存单元未命中所分配的缓存单元，从子读命令的逻辑地址对应的物理地址获取数据；命令处理指示模块，用于指示读命令处理完成；以及缓存单元使用权归还模块，用于使第一CPU将第一缓存单元的使用权归还第二CPU。

根据本申请的第十五方面，提供了根据本申请第十五方面的第一IO命令处理装置，包括：命令分配模块，用于响应于收到读命令，依据读命令访问的地址范围，将读令分配给多个CPU中的第一CPU；命令拆分模块，用于依据读命令访问的地址将读命令分为一个或多个子读命令；缓存单元分配模块，用于为每个子读命令分配缓存单元；缓存单元使用权获取模块，用于若所分配的第一缓存单元属于第二CPU，使第一CPU从第二CPU获取第一缓存单元的使用权；数据获取模块，用于对于每个子读命令，若命中了所分配的缓存单元，从缓存单元获取数据，若缓存单元未命中所分配的缓存单元，从子读命令访问的地址获取数据；命令处理指示模块，用于指示读命令处理完成；以及缓存单元使用权归还模块，用于使第一CPU将第一缓存单元的使用权归还第二CPU。

根据本申请的第十六方面，提供了根据本申请第十六方面的第一掉电处理装置，缓存单元的元数据指示了缓存单元在存储器中的地址及缓存单元的状态，该装置包括：命令处理模块，用于响应于接收到异常掉电的提示，终止尚未完成的IO命令的处理；待备份缓存单元识别模块，用于依据掉电发生时缓存单元的状态识别需要备份的缓存单元；数据写入模块，用于将需要备份的缓存单元及其元数据写入NVM芯片。

根据本申请的第十七方面，提供了根据本申请第十七方面的第一原子写命令的执行装置，包括：命令接收模块，用于接收原子写命令，依据原子写命令访问的地址范围；命令拆分模块，用于将原子写命令拆分为多个子命令；命令获取模块，用于获取待处理的子命令；缓存单元分配模块，用于为子命令分配缓存单元；加锁模块，用于请求为子命令对应的缓存单元加锁；命令处理模块，用于响应于为子命令对应的缓存单元加锁成功，将子命令的数据写入所分配的缓存单元。

根据本申请的第十八方面，提供了根据本申请第十八方面的第一原子写命令的执行装置，包括：命令接收装置，用于接收原子写命令；命令分配模块，用于将原子写命令分配给多个CPU中的第一CPU；命令拆分模块，用于依据原子写命令访问的地址范围，将原子写命令拆分为多个子命令；命令获取模块，用于获取待处理的子命令；缓存单元分配模块，用于为子命令分配缓存单元；加锁模块，用于为所分配的缓存单元加锁；数据写入模块，用于响应于为所分配的缓存单元加锁成功，子命令的数据写入所分配的缓存单元。

根据本申请的第十九方面，提供了根据本申请第十九方面的第一固态存储设备，包括控制部件与NVM芯片，所述控制部件包括主机接口和用于访问存储器的介质接口，主机接口用于同主机交换命令与数据，控制部件还包括分配器和多个CPU，分配器耦合到主机接口，用于接收主机发送给存储设备的IO命令，并将IO命令分配给多个CPU之一；控制部件还耦合到外部存储器，外部存储器提供缓存单元；控制部件还耦合到NVM芯片，其中CPU用于执行根据本申请第一方面、第二方面、第三方面、第四方面、第五方面或者第六方面的方法。

根据本申请的第二十方面，提供了根据本申请第二十方面的第一固态存储设备，包括多个CPU和外部存储器，外部存储器提供缓存单元，每个CPU管理多个缓存单元，缓存单元的元数据中记录了该缓存单元在存储器中的地址及缓存单元的状态，CPU响应于接收到异常掉电的提示，终止尚未完成的IO命令的处理；依据掉电发生时缓存单元的状态识别需要备份的缓存单元；以及将需要备份的缓存单元及其元数据写入NVM芯片，其中CPU用于执行根据本申请第七方面的方法。

根据本申请的第二十一方面，提供了根据本申请第二十一方面的第一固态存储设备，包括控制部件与NVM芯片，控制部件包括分配器和多个CPU，分配器耦合到主机接口，用于接收IO命令，并将IO命令分配给多个CPU之一；控制部件还耦合到外部存储器，外部存储器提供缓存单元；控制部件还耦合到NVM芯片，其中CPU用于执行根据本申请第八方面或第九方面的方法。

根据本申请的第二十二方面，提供一种包括程序代码的程序，其中控制部件用于执行根据本申请第一方面的写命令处理方法。

根据本申请的第二十三方面，提供一种包括程序代码的程序，其中控制部件用于执行根据本申请第二方面的读命令处理方法。

根据本申请的第二十四方面，提供一种包括程序代码的程序，其中控制部件用于执行根据本申请第三方面的IO命令处理方法。

根据本申请的第二十五方面，提供了一种包括程序代码的程序，其中控制部件用于执行根据本申请第四方面的IO命令处理方法。

根据本申请的第二十六方面，提供了一种包括程序代码的程序，其中控制部件用于执行根据本申请第五方面的IO命令处理方法。

根据本申请的第二十七方面，提供了一种包括程序代码的程序，其中控制部件用于执行根据本申请第六方面的IO命令处理方法。

根据本申请的第二十八方面，提供了一种包括程序代码的程序，其中控制部件用于执行根据本申请第七方面的掉电处理方法。

根据本申请的第二十九方面，提供了一种包括程序代码的程序，其中控制部件用于执行根据本申请第八方面的原子写命令执行方法。

根据本申请的第三十方面，提供了一种包括程序代码的程序，其中控制部件用于执行根据本申请第九方面的原子写命令执行方法。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的存储设备的框图；

图2为根据本申请实施例的控制部件的框图；

图3为根据本申请实施例的IO命令分配的示意图；

图4为根据本申请实施例的缓存单元的元数据的示意图；

图5为根据本申请实施例的缓存单元的状态图；

图6为根据本申请实施例的缓存单元借用的示意图；

图7为根据本申请实施例的处理写命令的流程图；

图8为根据本申请又一实施例的处理写命令的流程图；

图9是根据本申请实施例的处理读命令的流程图；

图10是根据本申请实施例的掉电处理的流程图；

图11是根据本申请实施例的处理原子写命令的流程图；

图12是根据本申请又一实施例的处理原子写命令的流程图；

图13是根据本申请实施例的原子命令的示意图；

图14为根据本申请实施例的缓存单元的示意图；

图15为根据本申请实施例的缓存单元的示意图；

图16是根据本申请又一实施例的原子命令的示意图；

图17为根据本申请又一实施例的缓存单元的示意图；

图18为根据本申请又一实施例的缓存单元的示意图；

图19为根据本申请又一实施例的缓存单元的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

实施例一

图2为根据本申请实施例的控制部件的框图。图2中示出的控制部件104包括主机接口210、分配器230、用于处理缓存任务的多个CPU(CPU0、CPU1、CPU2与CPU3)和用于访问NVM芯片105的介质接口220。

主机接口210用于同主机交换命令与数据。在一个例子中，主机与存储设备通过NVMe/PCIe协议通信，主机接口210处理PCIe协议数据包，提取出NVMe协议命令，并向主机返回NVMe协议命令的处理结果。

分配器230耦合到主机接口210，用于接收主机发送给存储设备的IO命令，并将IO命令分配给用于处理缓存任务的多个CPU之一。分配器230可由CPU或专用硬件实现。

控制部件104还耦合到外部存储器(例如，DRAM)110。参看图2，外部存储器110的部分空间(缓存单元0、缓存单元1、缓存单元2与缓存单元3)被用作缓存。用于处理缓存任务的多个CPU管理前端缓存的分配和使用。对于写命令，在CPU的指示下，将要写入的数据通过主机接口210从主机传输到DRAM110中的缓存单元，以及还将缓存单元中的数据通过介质接口220传输到NVM芯片105。可选地，写命令的数据也可直接传输到NVM芯片105，而不经过缓存单元。对于读命令，CPU识别缓存单元是否命中，若缓存单元命中，在CPU的指示下，从缓存单元获取数据发送给主机。若缓存单元未命中，从NVM芯片105获取数据发送给主机，以及可选地，用从NVM芯片105获取的数据替换缓存单元中的数据。

用于处理缓存任务的多个CPU之间可彼此通信以交换信息。例如，CPU 0向CPU 1请求CPU 1管理缓存单元的元数据，使得CPU 0可操作由CPU 1管理的缓存单元。CPU 1向CPU 2请求CPU2管理缓存单元的元数据，使得CPU 1可操作由CPU 2管理的缓存单元。

控制部件104还包括FTL模块(未示出)，用于将闪存访问命令的逻辑地址转换为物理地址，并对闪存实施管理，提供磨损均衡、垃圾回收等服务。，

实施例二

图3展示了根据本申请实施例的IO命令分配的示意图。固态存储设备向主机展示了可访问的逻辑地址。在图3中，沿逻辑地址递增的方向，逻辑地址空间被分为多个区域(302、304……324)，每个区域被分配给多个CPU(CPU0、CPU1、CPU2与CPU3)之一管理。

可选地，将各区域轮流分配给CPU之一。例如，将区域302分配给CPU 0，将区域304分配给CPU 1将区域306分配给CPU 2，将区域308分配给CPU 3。接下来发生回绕，将区域310分配给CPU 0，使得来自主机的IO命令被尽量均匀地分配给多个CPU。每个区域的大小可配置。例如，每个区域为1MB。避免将区域设置得过小。区域设置得过小，会导致较多的IO命令访问的逻辑地址范围跨越2个或多个区域，并增加了CPU之间同步元数据的开销。作为举例，主机提供的IO命令访问的逻辑地址的范围不超过128KB，若将区域设置为大于128KB(例如，1MB)，则使IO命令访问的LBA(逻辑地址)范围最多覆盖两个区域，进而仅需两个CPU同步元数据，也使更多的IO命令访问的逻辑地址范围仅在一个区域内，并由单一CPU处理。

可以理解地，逻辑地址空间有其他划分方式。例如，将逻辑地址空间分为同CPU数量相同的区域，每个区域由一个CPU管理。或者不论IO命令的LBA范围，而将IO命令轮流分配给CPU。

可选地，固态存储设备向主机展示了可访问的物理地址。IO命令指示物理地址。以及将物理地址分为多个区域，每个区域被分配个多个CPU之一管理。以将逻辑地址区域分配给CPU的相同或相似策略，将物理地址区域分配给CPU。对于访问指示固态存储设备的物理地址的IO命令，可使用物理地址直接访问NVM芯片，而无须使用FTL表。可选地，对IO命令的物理地址进行映射，以获得映射后的地址，并用来访问NVM芯片。

DRAM 110提供缓存单元，每个缓存单元的大小是例如4KB。CPU管理缓存单元的分配与使用。同一时刻，一个缓存单元仅由CPU之一使用。

实施例三

图4展示了根据本申请实施例的缓存单元的元数据的示意图。每个CPU维护各自的缓存元数据。例如，参看图4，CPU 0维护元数据0，CPU 1维护元数据1……。元数据尺寸较小，可存储在CPU内部的存储器中，从而CPU可以低延迟地访问元数据。

元数据指示了DRAM 110中的缓存单元。例如，参看图4，元数据0是用于缓存单元402、404、406与408的元数据；元数据1是用于缓存单元412、414、416与418的元数据。通过维护元数据，CPU管理和使用缓存单元。以及通过向其他CPU“借用”元数据的部分，CPU之一管理和使用属于其他CPU的缓存单元。

其中，每个缓存单元可包括多个缓存子单元。作为举例，每个缓存子单元大小为1KB，而每个缓存单元的大小为4KB。显然，缓存单元与缓存子单元可具有其他的尺寸。优选地，缓存子单元的大小等于主机发送给固态存储设备的IO命令的最小数据单元大小，而缓存单元的大小为FTL表中的一个条目的物理地址所对应的数据单元大小。

根据本申请的实施例，通过比较IO命令的逻辑地址与元数据中记录的逻辑地址，确定缓存单元是否命中。作为另一个例子，元数据中记录物理地址，通过比较IO命令的物理地址与元数据中记录的物理地址，确定缓存单元是否命中。

缓存单元存储IO命令所对应的数据。例如，对于写命令，缓存单元记录主机发来的要写入NVM芯片的数据，并在写命令的数据写入缓存单元后向主机提供写命令处理完成的指示，以降低写命令处理延迟。可选地，缓存单元还可用作加速读操作的高速缓存。

实施例四

图5展示了根据本申请实施例的缓存单元的状态图。缓存单元的每个可处于多种不同状态。元数据记录各个缓存单元的状态、缓存单元对应的逻辑地址、缓存单元被借用的情况、和/或缓存单元的缓存子单元被使用情况。

参看图5，缓存单元的状态，包括“空闲”、“占用”和“淘汰”。可选地，还可以包括“忙碌”状态。其中，“空闲”状态指示的是该缓存单元未被使用，“空闲”状态的缓存单元中未缓存有效数据。当向“空闲”状态的缓存单元写入了数据之后，缓存单元变为“占用”状态，以指示缓存单元中已经存储了数据。可选地，由于写入数据过程“占用”一定时间，因而，由“忙碌”状态指示已开始向缓存单元写入数据但写入数据的过程尚未完成的状态。

另外，将“占用”状态的缓存单元所缓存的数据写入NVM芯片的过程称为“淘汰”。响应于“淘汰”过程开始，缓存单元进入“淘汰中”状态。响应于缓存单元“淘汰”过程的结束，缓存单元所缓存的数据被写入NVM芯片，缓存单元重新进入“空闲”状态。“淘汰”过程也称为“清空”过程。

实施例五

图6展示了根据本申请实施例的缓存单元借用的示意图。也参看图4，CPU 0通过维护元数据0管理缓存单元402、404、406与408，CPU 1通过维护元数据1管理缓存单元412、414、416与418。

在图6中，为处理IO命令，CPU 0需要使用原属于CPU 1的缓存单元412与414。CPU 0向CPU1发送消息以请求获得缓存单元412与414。CPU 1修改将元数据1修改为元数据1’，以记录缓存单元412与414被借用，CPU1临时丧失对缓存单元412与414的使用权。以及响应于CPU 1的对出借缓存单元的确认，CPU 0也修改元数据0得到元数据0’，以通过元数据0’维护缓存单元412与414。

根据本申请的实施例，在使用完缓存单元412与414，CPU 0还将其归还CPU 1。为归还缓存单元，CPU 0与CPU 1还修改各自的元数据，以记录对缓存单412与414元的归还。

在一种实施方式中，多个CPU(CPU 0、CPU 1、CPU 2与CPU 3)具有顺序。CPU i仅从CPU i+1借用缓存单元(i取0、1或2)。而排序最后的CPU(例如，CPU 3)仅从排序最前的CPU(例如，CPU 0)借用缓存单元。以及CPU仅向出借缓存单元的CPU归还缓存单元。

实施例六

图7是根据本申请实施例的处理写命令的流程图。也参看图2，分配器230从主机接收到来自主机的写命令，依据写命令所访问的逻辑地址，将写命令分配给用于处理缓存任务的CPU之一(参看图7，步骤710)。作为举例，写命令访问的逻辑地址范围完全落入(包含于)CPU 0所管理的逻辑地址范围，因而分配器230将该写命令分配给CPU 0处理。

接下来，CPU 0在DRAM 110(也参看图2)为写命令分配缓存单元(参看图7，步骤720)。CPU 0依据写命令访问的逻辑地址范围与大小，确定所需的缓存单元数量。在一些情况下，写命令访问的逻辑地址范围小于一个缓存单元所指示的范围。例如，缓存单元容纳4KB逻辑地址的范围，而写命令向该4KB范围中的2KB写入数据。分配一个缓存单元即可容纳该写命令。在又一些情况下，写命令访问的逻辑地址范围(例如，128KB)大于缓存单元的逻辑地址范围(例如，4KB)，在此情况下，将写命令拆分为多个子命令，每个子命令所访问的逻辑地址范围不超过一个缓存单元的逻辑地址范围。例如，写命令访问0-7KB的逻辑地址范围，为写命令分配两个缓存单元，第一个缓存单元用于容纳0-3KB逻辑地址范围的数据，而第二个缓存单元用于容纳4-7KB LBA范围的数据。作为另一个例子，写命令访问2-9KB的逻辑地址范围，为写命令分配三个缓存单元，第一个缓存单元用于容纳2-3KB逻辑地址范围的数据，而第二个缓存单元用于容纳4-7KB逻辑地址范围的数据，第三个缓存单元用于容纳8-9KB逻辑地址范围的数据。类似地，也可为读命令分配缓存单元。

其中，缓存单元所对应的逻辑地址(即，缓存单元的元数据所指示的逻辑地址)范围均按例如4KB对齐(其起始地址位于4KB的整数倍地址处，例如，0、4KB、8KB)，缓存单元所对应的逻辑地址空间大小为例如4KB。原子写命令的逻辑地址范围的大小同缓存单元的大小(例如4KB)可以不同。

在根据本申请的实施例中，按写命令的逻辑地址范围，将写命令分为一个或多个子命令，每个子命令所访问的逻辑地址范围不超过一个缓存单元所对应的逻辑地址范围。以及为每个子命令分配一个缓存单元。作为举例，写命令访问1KB-10KB的逻辑地址空间，而每个缓存单元对应4KB地址空间。将写命令拆分成子命令S1、子命令S2与子命令S3。子命令S1访问1KB-3KB的大小为3KB逻辑地址范围，子命令S2访问4KB-7KB的大小为4KB的逻辑地址范围，子命令S3访问8KB-10KB的大小为3KB的地址范围。

可选地，写命令所对应的逻辑地址空间无需连续，以及子命令的逻辑地址空间也无需连续。

可选地，为分配缓存单元，CPU 0还检查缓存单元的状态。分配给写命令或其子命令的缓存单元可以是该写命令或其子命令所命中的缓存单元，在未命中任何缓存单元的情况下，为该写命令或其子命令(统称“写命令”)申请缓存单元。

接下来，通过比较写命令的逻辑地址与缓存单元元数据中记录的逻辑地址，来确定缓存单元是否命中。若写命令的逻辑地址同缓存单元的元数据记录的逻辑地址相同，或写命令的逻辑地址范围被缓存单元的元数据记录的逻辑地址范围所包含，则该写命令命中该缓存单元。

其中，为写命令申请的缓存单元可以是尚未被写入数据的处于“空闲”状态的缓存单元，也可以是已被写入数据的处于“占用”、“忙碌”或“淘汰”中的缓存单元。若缓存单元未命中，为申请缓存单元，将所申请的缓存单元中的数据通过“淘汰”过程写入NVM芯片，再将被清空的缓存单元分配给写命令。可选地，若因等待“淘汰”过程或其他操作完成而暂时不能使用缓存单元，暂停对写命令的处理，例如，将写命令加入等待队列。

可以理解地，若写命令被拆分为多个子命令，这些子命令可以全部命中缓存单元，也可以是一部分子命令命中缓存单元，而另外一部分子命令未命中缓存单元，并且为未命中缓存单元的子命令申请缓存单元。

在一个实施方式中，为了方便为未命中任何缓存单元的子命令分配缓存单元，为处于“空闲”状态的缓存单元建立缓存单元池，缓存单元池中均是处于“空闲”状态的缓存单元。当子命令未命中任何缓存单元时，从该缓存单元池中获取缓存单元，由此能够方便地为子命令分配缓存单元。更进一步地，可以将被清空的缓存单元归还该缓存单元池。

接下来，在为写命令分配了缓存单元之后，将该写命令要写入的数据写入所分配的缓存单元(参看图7，步骤730)。例如，在主机与存储设备之间发起DMA操作，将要写入的数据从主机搬移到DRAM的缓存单元。响应于该写命令要写入的数据被全部写入缓存单元，向主机指示写命令处理完成(参看图7，步骤740)。此时，尽管写命令所对应的数据可能尚未被写入NVM芯片，但只要这些数据被写入到了缓存单元中，则通知主机，该写命令处理完成。这有利于降低写命令处理的延迟。

可选地，还对缓存单元主动发起“淘汰”过程，以将被写入数据的缓存单元释放，使其成为处于“空闲”状态的缓存单元。

实施例七

图8是根据本申请又一实施例的处理写命令的流程图。分配器230从主机接收到来自主机的写命令，依据写命令所访问的逻辑地址，将写命令分配给用于处理缓存任务的CPU之一(参看图8，步骤810)。作为举例，写命令访问的逻辑地址范围完全落入CPU 0所管理的逻辑地址范围，因而分配器230将该写命令分配给CPU 0处理。作为又一个例子，写命令访问的逻辑地址范围落入了CPU 0所管理的逻辑地址范围(例如，区域302)以及CPU 1所管理的逻辑地址范围(例如，区域304)(也参看图3)，分配器230将该写命令分配给管理其访问的逻辑地址范围的CPU 0与CPU 1之一处理。作为举例，分配器230选择两个或多个CPU中，所管理的逻辑地址范围排序在前的那个CPU(例如，CPU 0)来处理该写命令。

接下来，CPU 0检查要处理的写命令的逻辑地址范围是否超出了自己所管理的逻辑地址范围(参看图8，步骤820)。若写命令的逻辑地址范围完全落入(包含于)自身所管理的逻辑地址范围，CPU 0在DRAM中为写命令分配缓存单元(参看图8，步骤830)，将写命令对应的数据写入所分配的缓存单元(参看图8，步骤832)，以及向主机指示写命令处理完成(参看图8，步骤834)。

若写命令的逻辑地址范围超越了CPU 0自身所管理的逻辑地址范围，CPU 0向其他CPU请求临时管理写命令所需的逻辑地址范围(参看图8，步骤840)。例如，写命令还要访问逻辑地址区域304(也参看图3)，CPU 0向CPU 1请求用于区域304的一个或多个缓存单元。

根据本申请的实施例，为了请求缓存单元，CPU 0向CPU 1提供需要访问的属于区域304(也参看图3)的逻辑地址范围。CPU 1根据所接收的逻辑地址范围分配一个或多个缓存单元(参看图8，步骤842)，并在CPU 1的元数据1中记录这些缓存单元被“借用”(给CPU0)。可选地，CPU 0从借用的缓存单元中分配缓存单元。

可选地，为出借缓存单元，CPU 1还检查缓存单元的状态。出借的缓存单元可以是该逻辑地址范围所命中的缓存单元。在未命中任何缓存单元的情况下，为该逻辑地址范围申请缓存单元。CPU 1还向CPU 0指示借用给CPU 0的缓存单元，例如，指示缓存单元在DRAM中的存储位置，以及缓存单元的状态。通过例如为被出借的缓存单元的元数据加锁，使得CPU 1不能使用被出借的缓存单元，也不能再将这些缓存单元借给其他CPU。

可选地，若被“借用”的缓存单元是已被写入数据的处于“占用”、“忙碌”或“淘汰”中的缓存单元(参看图5)，CPU 0或者CPU 1还在这些缓存单元上发起“淘汰”过程，以使这些缓存单元变为“空闲”状态(也参看图5)。

可选地，CPU 0响应于CPU 1的应答，在元数据0(参看图4)中记录获得的缓存单元，并将“借用”的缓存单元用作分配给写命令的缓存单元。

接下来，CPU 0将该写命令要写入的数据写入所分配的缓存单元(参看图8，步骤844)。响应于该写命令要写入的数据被全部写入缓存单元，向主机指示写命令处理完成。可以理解地，一些写命令使用多个缓存单元，在将写命令的全部数据都写入缓存单元后，才向主机指示写命令处理完成(参看图8，步骤848)。

可选地，在将写命令的全部数据都写入缓存单元后，CPU 0还将借用的缓存单元归还CPU 1。CPU 0向CPU 1指示所归还的缓存单元。CPU 1响应于来自CPU 0的指示，在元数据1中更新被归还的缓存单元的状态(参看图8，步骤846)，从而CPU 1重新拥有这些缓存单元的使用权，可使用或再次出借这些缓存单元(例如，对缓存单元的元数据解锁)。CPU 1还向CPU0确认缓存单元的归还，以及CPU 0在元数据0中清除这些缓存单元，或标记这些缓存单元已被归还。从而CPU 0不再拥有这些缓存单元的使用权。

可选的，为归还缓存单元，CPU 0向CPU 1指示的是缓存单元的元数据信息(例如，缓存单元在DRAM中的地址)。被归还的缓存单元中可能还存储有被写入的数据，并处于“占用”、“忙碌”或“淘汰”状态。CPU 1依据CPU 0提供的元数据信息，继续对缓存单元进行管理。

实施例八

图9是根据本申请实施例的处理读命令的流程图。分配器230从主机接收收到来自主机的读命令，依据读命令所访问的逻辑地址，将读命令分配给用于处理缓存任务的CPU之一(参看图9，步骤910)。作为举例，读命令访问的逻辑地址范围完全落入(属于)CPU 0所管理的逻辑地址范围，因而分配器230将该写命令分配给CPU 0处理。作为又一个例子，读命令访问的逻辑地址范围落入了CPU 0所管理的逻辑地址范围(例如，区域302)以及CPU 1所管理的逻辑地址范围(例如，区域304)(也参看图3)，分配器230将该读命令分配给管理其访问的逻辑地址范围的CPU 0与CPU 1之一处理。

接下来，CPU 0检查要处理的读命令的逻辑地址范围是否超出了自己所管理的逻辑地址范围(参看图9，步骤920)。若读命令的逻辑地址范围完全落入自身所管理的逻辑地址范围，则继续检查读命令是否命中了CPU 0所管理的缓存单元(参看图9，步骤930)。通过比较读命令的逻辑地址范围与缓存单元的逻辑地址来识别读命令是否命中缓存单元。可以理解地，读命令可被拆分为多个子命令，每个子命令的逻辑地址范围不超过一个缓存单元所对应的逻辑地址范围。

若读命令或其子命令(以下统称“读命令”)命中了缓存单元，从缓存单元中获取读命令所访问的数据，并提供给主机(参看图9，步骤932)。例如，通过在DRAM 110与主机之间发起DMA传输。若读命令未命中缓存单元，则根据读命令的逻辑地址范围获取对应的物理地址(参看图9，步骤940)，并根据物理地址从NVM芯片中读出数据并提供给主机(参看图9，步骤942)。以及可选地，还为读命令分配缓存单元，并用从NVM芯片读出的数据替换缓存单元中的数据(参看图9，步骤944)。

而若读命令的逻辑地址范围超出了CPU 0自身所管理的逻辑地址范围，CPU 0向其他CPU请求临时管理读命令所需的逻辑地址范围(参看图9，步骤950)。为了请求缓存单元，CPU 0向CPU 1提供需要访问的属于区域304(也参看图3)的逻辑地址范围。接下来，CPU 1检查所接收的逻辑地址范围是否命中了一个或多个缓存单元(参看图9，步骤960)。以及CPU 1将命中的缓存单元的元数据(包括，在DRAM中的地址，状态等)发送给CPU 0。若CPU 1所接收的部分或全部逻辑地址范围未命中缓存单元，向CPU 0提供逻辑地址范围未命中缓存单元的指示。

对于命中的缓存单元(无论是CPU 0自己维护的还是从CPU 1借用的)，CPU 0从缓存单元中获取读命令要访问的数据，并提供给主机(参看图9，步骤962)。对于未命中缓存单元的逻辑地址范围(来自读命令或读命令的子命令)，则根据读命令的逻辑地址范围获取对应的物理地址(参看图9，步骤970)，并根据物理地址从NVM芯片中读出数据并提供给主机(参看图9，步骤972)。

以及可选地，响应于CPU 0请求缓存单元的逻辑地址范围，对于未命中缓存单元的逻辑地址范围，CPU 1也为其分配缓存单元，并将所分配的缓存单元的元数据发送给CPU 0。CPU 0响应于缓存单元未命中，从NVM芯片读出数据并提供给主机，以及用从NVM芯片读出的数据替换缓存单元中的数据(参看图9，步骤974)，再将缓存单元归还CPU 1(参看图9，步骤964)。

实施例九

图10是根据本申请实施例的掉电处理的流程图。根据本申请的实施例，在“占用”状态的缓存单元中存储了尚未被写入NVM芯片但已向主机确认写命令处理完成的数据(也参看图5)。在固态存储设备遭遇意外掉电时，需要备份缓存单元中的数据，以及还需要备份缓存单元的元数据，以在恢复了备份数据后，能再次使用缓存单元。

当发生异常掉电，各个CPU会收到对异常掉电的指示。各CPU终止尚未处理完成(例如，尚未向主机指示处理完成)的读/写命令的处理，并开始掉电处理流程。

在掉电处理流程中，各CPU要将各自的需要备份的缓存单元及其元数据写入NVM芯片的日志区。处于“占用”状态的缓存单元是需要备份的。而处于“空闲”状态的缓存单元因不含有有效数据而无需备份。对于处于“忙碌”状态的缓存单元，其中的数据对应于尚未向主机确认的写命令的数据，因而无须备份。对于处于“淘汰中”状态的缓存单元，可等待淘汰过程完成，缓存单元变为“空闲”状态，而无须备份；也可停止淘汰过程，而将缓存单元的状态设为“占用”，并且需要对其备份。可以理解地，在其他实施例中，可为缓存单元维护其他状态，处于其他状态的缓存单元可能需要备份或无需备份(也参看图5)。

参看图10，若CPU各自的元数据中有从其他CPU借用的元数据，在掉电流程开始后，首先归还借用的元数据。例如，CPU 0将从CPU 1借用的元数据归还CPU 1(参看图10，步骤P1)，CPU 1将从CPU 2借用的元数据归还CPU 2(参看图10，步骤P2)，CPU 2将从CPU 0借用的元数据归还CPU 0(参看图10，步骤P3)。借用的元数据，是指示借用的缓存单元的元数据，其中包括借用的缓存单元的在DRAM 110中的地址以及缓存单元的状态。

以CPU 0为例，响应于收到CPU 2返还的元数据，CPU 0通过自身的元数据0(也参看图4)可识别自身需要备份的缓存单元的数量(参看图10，步骤P3)。需要备份的缓存单元，例如是处于“占用”状态的缓存单元。CPU 0将自身需要备份的缓存单元的数量通知多个CPU的排序中的下一CPU(例如，CPU 1)(参看图10，步骤P4)。

告知下一CPU自身需备份的缓存单元的数量，目的在于使下一CPU知晓用于存储待备份的缓存单元的日志区或存储空间的起始地址。根据本申请的实施例中，多个CPU共享日志区。多个CPU中排序最前的CPU(例如，CPU 0)将日志区的指定位置作为备份缓存单元的起始地址。而CPU 1根据CPU 0提供的需要备份的缓存单元数量，计算出CPU 0用于备份缓存单元所需的缓冲区大小，并确定自身在日志区中备份缓存单元的起始地址。而CPU 1将所收到的需要备份的缓存单元数量以及自身所要备份的缓存单元数量累加，并告知多个CPU中的下一CPU(例如，CPU 2)。以此方式，每个CPU都将知晓自身在日志区中备份缓存单元的起始地址。多个CPU中的最后CPU(例如，图10中的CPU 2)识别要备份的存储单元并依据从前一CPU(例如，CPU 1)获取的待备份的存储单元数量确定在日志区中备份缓存单元的起始地址，并备份缓存单元(参看图10，步骤P5)，而无须识别或累积待备份的存储单元数量并发送给其他CPU。

知晓自身在日志区中备份缓存单元的起始地址后，CPU对缓存单元进行备份，例如将要备份的缓存单元内容及其元数据写入NVM芯片。可选地，用于处理缓存任务的CPU将要备份的缓存单元及其元数据备份在DRAM 110的指定存储空间。再将DRAM 110的指定存储空间整体备份到日志区。

用于处理缓存任务的各个CPU，都完成对缓存单元的备份后，本申请实施例的掉电处理流程完成。例如，各个CPU在完成对缓存单元的备份后，告知下一CPU，而多个CPU中排序最后的CPU(例如，CPU 2)确认用于处理缓存任务的所有CPU的备份完成(参看图10，步骤P6或步骤P7)。作为另一个例子，指定CPU 2收集缓存单元的备份进度。其他各个CPU在完成缓存单元备份后，告知CPU 2，使得CPU 2知晓多个CPU的备份进度，并确认备份完成。

实施例十

固态存储设备从主机接收IO命令。IO命令可指示其为原子操作。或者，主机可指示固态存储设备在处理IO操作时，满足原子性要求，例如，在NVMe协议中定义的一般原子性和/或掉电原子性。

NVMe协议的掉电原子性(AWUPF，Atomic Write Unit Power Fail)要求，固态存储设备确保，如果因掉电或其他错误条件导致命令处理失败，那么对关联于失败命令的逻辑地址的后续读命令将得到：(1)所有的旧数据(被打断的写命令访问的逻辑地址上的原始数据)；或者(2)所有的新数据(被打断的写命令所写入的全部数据)。

NVMe协议的一般原子性(AWUN，Atomic Write Unit Normal)定义了命令执行相对于其他命令的原子性，确保写命令相对于其他读命令或写命令具有原子性。除了要求写入NVM芯片的数据不会同时包含新命令的部分数据与新命令之外的其他命令的部分数据，还需要保证主机发出的读命令读到的数据中不会同时包含新命令的部分数据与新命令之外的其他命令的部分数据。

图11是根据本申请实施例的处理需要满足原子性的写命令(简称为“原子写命令”)流程图。固态存储设备从主机接收原子写命令。依据访问的逻辑地址范围，将原子写命令拆分为多个子命令，使得每个子命令访问的逻辑地址范围不超过一个缓存单元的逻辑地址范围。接下来，获取待处理的子命令(参看图11，步骤1110)。子命令可能来自于等待队列，或者拆分原子写命令所得到的子命令。对于获取的子命令，检查其是否是所属的写命令的多个尚未处理的子命令中，按逻辑地址排序最前的子命令。仅当获取的子命令是所属的写命令的多个尚未处理的子命令中，按逻辑地址排序最前的子命令时，才对该子命令进行处理。为处理该子命令，为该子命令分配缓存单元，以及对分配的缓存单元加锁(参看图11，步骤1120)。被加锁的缓存单元不能再用于服务对其他原子写命令的处理，也不能被分配给其他缓存单元。在加锁操作成功之前，不对该子命令进行处理，也不对该原子写命令的排序在该子命令之后的其他子命令进行处理。

若为子命令分配分配缓存单元失败，例如，缓存单元都被加锁，缓存单元正处于“淘汰中”状态，或者缓存单元已被加锁，暂停对该子命令的处理，例如，将子命令或其所属的写命令加入等待队列。

响应于加锁成功，对子命令进行处理，例如，发起DMA传输，将子命令对应的数据从主机传送到缓存单元，以及将缓存单元的状态设置为“占用”或“忙碌”，还在缓存单元的元数据中记录子命令所访问的逻辑地址范围(参看图11，步骤1130)。

接下来，判断是否已为该原子写命令的所有子命令对应的缓存单元全部加锁(参看图11，步骤1140)。若未全部加锁，则按照未被处理的多个子命令的逻辑地址的排序，获取下一个子命令(参看图11，步骤1110)。若为该原子写命令的所有子命令都分配了缓存单元且对应的缓存单元已被全部加锁，则可继续完成对这些多个子命令的处理(参看图11，步骤1150)，例如将子命令对应的数据从主机搬移到缓存单元，以及在该原子写命令的所有子命令对应的数据都写入缓存单元后，向主机指示该原子写命令处理完成。在该原子写命令的所有子命令对应的数据都写入缓存单元后，释放分配给该原子写命令的所有缓存单元的锁(参看图11，步骤1160)，从而这些缓存单元可被分配给其他原子写命令。

可选地，步骤1130与步骤1140的顺序可以交换。在步骤1130，为排序在前的子命令的缓存单元加锁后，可直接通过步骤1140判断是否有其他子命令待处理。并返回步骤1110与步骤1120为排序的多个子命令中的下一子命令分配缓存单元。而对其缓存单元加锁成功的一个或多个子命令，通过执行步骤1130对子命令进行处理。而步骤1160，则需要发生在步骤1140中判断出已经为该原子写命令的所有子命令对应的缓存单元全部加锁之后。

在根据本申请的实施例十中，处理每一个原子写命令时，满足两个条件：

(1)按原子写命令的多个子命令的逻辑地址的值的顺序，为每个子命令分配缓存单元并对缓存单元加锁，仅在加锁成功后，才处理按逻辑地址的值排序的下一子命令；

(2)在依据原子写命令的所有子命令将数据都写入缓存单元后，才释放同该原子写命令的所有子命令对应的缓存单元的锁。

可选地，若在处理原子写命令期间，有待处理的原子读命令或其子命令，则在处理原子读命令时，无须检查相关缓存单元是否被加锁，也无须为处理原子读命令或其子命令而对相关缓存单元加锁。依然可选地，在处理原子命令时，也可在获得锁的情况下，才对原子读命令进行处理。

可选地，为对原子写命令的多个子命令按逻辑地址顺序排序，可以按逻辑地址数值的升序排序，也可以按逻辑地址数值的降序排序。无论采用哪种方式作为排序的依据，对于处理的多个原子写命令，使用相同的排序方式。

在根据本申请的实施例中，在满足上述两个条件的情况下，可以对多个原子写命令的多个子命令并行处理。

可选地，若原子写命令指示要访问的物理地址，将根据图11的实施例中对逻辑地址的操作相应替换为物理地址。

实施例十一

图12是根据本申请又一实施例的处理需要满足原子性的写命令流程图。分配器230(也参看图2)从主机接收到来自主机的原子写命令，依据原子写命令所访问的逻辑地址，将原子写命令分配给用于处理缓存任务的CPU之一(参看图12，步骤1210)。作为例子，原子写命令访问的逻辑地址范围落入(小于或等于)了CPU 0所管理的逻辑地址范围(例如，区域302)以及CPU 1所管理的逻辑地址范围(例如，区域304)(也参看图3)，分配器230将该原子写命令分配给管理其访问的逻辑地址范围的CPU 0与CPU 1之一处理(例如，CPU 0)。

接下来，CPU 0依据访问的逻辑地址范围，将原子写命令拆分为多个子命令。每次获取属于一原子写命令的未被处理的多个子命令中排序在最前的子命令进行处理(参看图12，步骤1220)。若获取的子命令并非排序在最前的子命令，暂停对该子命令的处理，例如，将其加入等待队列。

接下来，CPU 0检查要处理的子命令的逻辑地址范围是否超出了自己所管理的逻辑地址范围(参看图12，步骤1230)。若子命令的逻辑地址范围完全落入自身所管理的逻辑地址范围，CPU 0在DRAM中为子命令分配缓存单元，为所分配的缓存单元加锁(参看图12，步骤1240)。响应于加锁成功，将子命令对应的数据写入所分配的缓存单元(参看图12，步骤1250)。

若子命令的逻辑地址范围超越了CPU 0自身所管理的逻辑地址范围，CPU 0向其他CPU请求临时管理写命令所需的逻辑地址范围(参看图12，步骤1232)。例如，子命令要访问逻辑地址区域304，CPU 0向CPU1请求用于区域304的缓存单元。在从CPU 1获得了缓存单元后，CPU 0将该缓存单元分配给子命令，为所分配的缓存单元加锁(参看图12，步骤1240)，响应于加锁成功，将子命令对应的数据写入所分配的缓存单元(参看图12，步骤1250)。

为分配缓存单元，还CPU 0还检查缓存单元的状态(也参看图5)。若子命令的逻辑地址范围命中了缓存单元，则为子命令分配命中的缓存单元。在未命中任何缓存单元的情况下，为该写命令或其子命令(统称“写命令”)申请缓存单元。

接下来，判断是否已为该原子写命令的所有子命令对应的缓存单元全部加锁(参看图12，步骤1260)。若未全部加锁，获取属于同一原子写命令的未被处理的多个子命令的逻辑地址的排序最前的下一子命令并处理该下一个子命令(参看图12，步骤1220)。若为该原子写命令的所有子命令都分配了缓存单元且对应的缓存单元已被全部加锁，响应于所有子命令所对应的数据都被写入缓存单元，向主机指示该原子写命令处理完成(参看图12，步骤1280)。在该原子写命令的所有子命令对应的数据都写入缓存单元后，释放分配给该原子写命令的所有缓存单元的锁(参看图12，步骤1270)，从而这些缓存单元可被分配给其他写命令。以及对于从其他CPU借用的缓存单元，在缓存单元的锁被释放后，CPU 0向其他CPU归还所借用的缓存单元(参看图12，步骤1290)。

可以理解的，为归还缓存单元，CPU 0向CPU 1指示的是缓存单元的元数据信息(例如，缓存单元在DRAM中的地址)。被归还的缓存单元中可能还存储有被写入的数据，并处于“占用”、“忙碌”或“淘汰”状态。CPU 1依据CPU 0提供的元数据信息，继续对缓存单元进行管理(也参看图4)。

可选地，若原子写命令指示要访问的物理地址，将根据图12的实施例中对逻辑地址的操作相应替换为物理地址。

实施例十二

图13是根据本申请实施例的原子命令的示意图。图14与图15是处理图13的原子写命令过程中的缓存单元的示意图。参看图13，固态存储设备从主机接收到原子写命令A与原子写命令B。原子写命令A包括3个子命令(X(t1)，X+1(t5)与X+2(t3))，原子写命令B包括3个子命令(X(t4)，X+1(t2)与X+2(t6))。在图13中，由每个方框指示子命令，例如，用X(t1)表示其中一个子命令，X指示子命令访问的逻辑地址，t1指示获取该子命令的时间，以及数字的大小指示了时间先后顺序。

t1时刻，获取了原子写命令A的子命令X(t1)。按逻辑地址顺序处理原子写命令A的多个子命令。由于子命令X(t1)是原子写命令A的尚未被处理的多个子命令中逻辑地址排序最前的子命令，可以对子命令X(t1)进行处理。根据逻辑地址X申请到缓存单元910，对缓存单元910加锁(也参看图11，步骤1120，或者参看图12，步骤1240)。图14中，缓存单元1410对应的锁A(t1)指示该缓存单元的锁属于原子写命令A，还在缓存单元1410的元数据中记录其逻辑地址为X。可以理解地，在元数据中记录的锁可以仅指示锁的存在性，而不指示该锁所属的对象。

可选地，为申请缓存单元1410以及对缓存单元1410加锁，在缓存单元1410上发起淘汰过程，缓存单元1410转变为“空闲”状态(也参看图5)。

t2时刻，获取了原子写命令B的子命令X+1(t2)。按逻辑地址顺序处理原子写命令B的多个子命令。由于原子写命令B的多个子命令中，逻辑地址排序在前的子命令X(t4)尚未被处理，此时不能开始处理子命令X+1(t2)。

t3时刻，获取了原子写命令A的子命令X+2(t3)的数据。按逻辑地址顺序处理原子写命令A的多个子命令。由于原子写命令A的多个子命令中，逻辑地址排序在前的子命令X+1(t5)尚未被处理，此时不能开始处理子命令X+2(t3)。

t4时刻，获取了原子写命令B的子命令X(t4)。按逻辑地址顺序处理原子写命令B多个子命令。子命令X(t4)是原子写命令B的尚未被处理的多个子命令中，逻辑地址排序最前的子命令，因而可以处理子命令X(t4)。为子命令X(t4)申请缓存单元。由于子命令X(t4)访问逻辑地址X，其命中了缓存单元1410，但此时，该缓存单元1410被加锁A(t1)，因而为子命令X(t4)请求缓存单元1410的锁失败，此时不能开始处理子命令X(t4)。

t5时刻，收到原子写命令A的子命令X+1(t5)。按逻辑地址顺序处理原子写命令A的多个子命令。由于子命令X+1(t5)是原子写命令A尚未被处理的多个子命令中排序最前的子命令，因而为子命令X+1(t5)申请到缓存单元1412，对缓存单元1412加锁(也参看图11，步骤1120，或者参看图12，步骤1240)。缓存单元1412对应的锁A(t5)指示该缓存单元的锁属于原子写命令A。

由于为原子写命令A的按逻辑地址排序的第2个子命令X+1(t5)申请到锁，接下来可以处理原子写命令A的第3个子命令X+2(t3)。为子命令X+2(t3)申请缓存单元1414，并对缓存单元1414加锁(也参看图11，步骤1120；或者参看图12，步骤1240)。

至此，原子写命令A的所有子命令都申请了缓存单元，并对缓存单元都加锁成功。在对原子写命令A的所有子命令所对应的数据都被写入各个缓存单元后(也参看图11，步骤1150)，向主机指示该原子写命令A处理完成(参看图12，步骤1280)，释放分配给该原子写命令A的所有缓存单元的锁(也参看图11，步骤1160，或者参看图12，步骤1270)，从而这些缓存单元可被分配给其他写命令。

接下来，获取原子写命令B的子命令X(t4)，按逻辑地址顺序处理原子写命令B的多个子命令。由于其是原子写命令B的多个子命令中逻辑地址排序最前的子命令，为子命令X(t4)申请缓存单元1410，并加锁成功(参看图15的锁B(t4))(也参看图11，步骤1120，或者参看图12，步骤1240)。由于为原子写命令B的第1个子命令X(t4)的缓存单元申请到锁，接下来可以处理原子写命令B的第2个子命令X+1(t2)，为其申请到缓存单元1412，并加锁成功(参看图15的锁B(t2))(也参看图11，步骤1120，或者参看图12，步骤1240)。

接下来在t6时刻获取到原子写命令B的子命令X+2(t6)。为子命令X+2(t6)申请到缓存单元1414并加锁成功(参看图15的锁B(t6))(也参看图11，步骤1120，或者参看图12，步骤1240)。

至此，原子写命令B的所有子命令都申请了缓存单元，并对缓存单元都加锁成功。在对原子写命令B的所有子命令所对应的数据都被写入各个缓存单元后(也参看图11，步骤1150)，向主机指示该原子写命令B处理完成(也参看图12，步骤1280)，释放分配给该原子写命令B的所有缓存单元的锁(也参看图11，步骤1160，或者参看图12，步骤1270)。

参看表2，表2的第二行示出了原子写命令A执行完成后的有效结果：在逻辑地址LBA(x)、LBA(x+1)与LBA(x+2)中分别是原子写命令A所写入的数据X(t1)(这里用子命令X(t1)指示该子命令所写入的数据)，X+1(t5)和X+2(t3)。表2的第三行示出了原子写命令B执行完成后的有效结果：在逻辑地址LBA(x)、LBA(x+1)与LBA(x+2)中分别是原子写命令B所写入的数据X(t4)，X+1(t2)和X+2(t6)。因而，确保了在逻辑地址X到X+2范围内，不会出现部分逻辑地址是原子写命令A写入的数据而部分逻辑地址是原子写命令B写入的数据的情形，实现了原子写命令处理的原子性。

表2

实施例十三

图16是根据本申请又一实施例的原子写命令的示意图。图17、图18与图19是处理图16的原子写命令过程中的缓存单元的示意图。参看图16，固态存储设备从主机接收的原子写命令C、原子写命令D与原子写命令E。原子写命令C被拆分为3个子命令(X(t1)，X+1(t5)与X+2(t6))，原子写命令D被分为3个子命令(X(t7)，X+1(t8)与X+2(t9))，原子写命令E被分为3个子命令(X+1(t2)、X+2(t3)与X+3(t4))。

t1时刻，获取了原子写命令C的子命令X(t1)。按逻辑地址顺序处理原子写命令C的多个子命令。由于子命令X(t1)是原子写命令C的尚未被处理的多个子命令中逻辑地址排序最前的子命令，可以对子命令X(t1)进行处理。根据逻辑地址X申请到缓存单元1710，对缓存单元1710加锁(也参看图11，步骤1120，或者参看图12，步骤1240)。图17中，缓存单元1710对应的锁C(t1)指示该缓存单元的锁属于原子写命令C，还在缓存单元1710的元数据中记录其逻辑地址为X。

t2时刻，获取了原子写命令E的子命令X+1(t2)。按逻辑地址顺序处理原子写命令E的多个子命令。由于子命令X+1(t2)是原子写命令E的尚未被处理的多个子命令中逻辑地址排序最前的子命令，可以对子命令X+1(t2)进行处理。根据逻辑地址X+1申请缓存单元1712，并对缓存单元1712加锁(参看图17)(也参看图11，步骤1120，或者参看图12，步骤1240)。图17中，缓存单元1712对应的锁E(t2)指示该缓存单元的锁属于原子写命令E，还在缓存单元1712的元数据中记录其逻辑地址为X+1。

t3时刻，获取了原子写命令E的子命令X+2(t3)。按逻辑地址顺序处理原子写命令E的多个子命令。由于子命令X+2(t3)是原子写命令E的尚未被处理的最后一个的子命令，可以对子命令X+2(t3)进行处理。根据逻辑地址X+2申请缓存单元1714，并对缓存单元1714加锁(参看图17)(也参看图11，步骤1120，或者参看图12，步骤1240)。图17中，缓存单元1714对应的锁E(t3)指示该缓存单元的锁属于原子写命令E，还在缓存单元1714的元数据中记录其逻辑地址为X+2。

t4时刻，获取了原子写命令E的子命令X+3(t4)。按逻辑地址顺序处理原子写命令E的多个子命令。由于子命令X+3(t4)是原子写命令E的尚未被处理的多个子命令中逻辑地址排序最前的子命令，可以对子命令X+3(t4)进行处理。根据逻辑地址X+3申请缓存单1716，并对缓存单元1716加锁(参看图17)(也参看图11，步骤1120，或者参看图12，步骤1240)。图17中，缓存单元1716对应的锁E(t4)指示该缓存单元的锁属于原子写命令E，还在缓存单元1716的元数据中记录其逻辑地址为X+3。

至此，为原子写命令E的所有子命令都申请了缓存单元，并对缓存单元都加锁成功。在对原子写命令E的所有子命令所对应的数据都被写入各个缓存单元(也参看图11，步骤1150)后，向主机指示该原子写命令E处理完成(也参看图12，步骤1280)，释放分配给该原子写命令E的所有缓存单元的锁(也参看图11，步骤1160，或者参看图12，步骤1270)，从而这些缓存单元可被分配给其他写命令。

t5时刻，获取了原子写命令C的子命令X+1(t5)。按逻辑地址顺序处理原子写命令C的多个子命令。由于子命令X+1(t5)是原子写命令C的尚未被处理的多个子命令中逻辑地址排序最前的子命令，可以对子命令X+1(t5)进行处理。根据逻辑地址X+1申请缓存单元1712，并对缓存单元1712加锁(参看图18)(也参看图11，步骤1120，或者参看图12，步骤1240)。图18中，缓存单元1712对应的锁C(t5)指示该缓存单元的锁属于原子写命令C，还在缓存单元1712的元数据中记录其逻辑地址为X+1。

t6时刻，获取了原子写命令C的子命令X+2(t6)。按逻辑地址顺序处理原子写命令C的多个子命令。由于子命令X+2(t6)是原子写命令C的尚未被处理的多个子命令中逻辑地址排序最前的子命令，可以对子命令X+2(t6)进行处理。根据逻辑地址X+2申请缓存单元1714，并对缓存单元1714加锁(参看图18)(也参看图11，步骤1120，或者参看图12，步骤1240)。图18中，缓存单元1714对应的锁C(t6)指示该缓存单元的锁属于原子写命令C，还在缓存单元1714的元数据中记录其逻辑地址为X+2。

至此，为原子写命令C的所有子命令都申请了缓存单元，并对缓存单元都加锁成功。在对原子写命令C的所有子命令所对应的数据都被写入各个缓存单元(也参看图11，步骤1150)后，向主机指示该原子写命令C处理完成(也参看图12，步骤1280)，释放分配给该原子写命令C的所有缓存单元的锁，从而这些缓存单元可被分配给其他写命令(也参看图11，步骤1160，或者参看图12，步骤1270)。

T7时刻，获取了原子写命令D的子命令X(t7)。按逻辑地址顺序处理原子写命令D的多个子命令。由于子命令X(t7)是原子写命令D的尚未被处理的多个子命令中逻辑地址排序最前的子命令，可以对子命令X(t7)进行处理。根据逻辑地址X申请缓存单元1710，并对缓存单元1710加锁(参看图19)(也参看图11，步骤1120，或者参看图12，步骤1240)。图19中，缓存单元1710对应的锁D(t7)指示该缓存单元的锁属于原子写命令D，还在缓存单元1710的元数据中记录其逻辑地址为X。

T8时刻，获取了原子写命令D的子命令X+1(t8)。按逻辑地址顺序处理原子写命令D的多个子命令。由于子命令X+1(t8)是原子写命令D的尚未被处理的多个子命令中逻辑地址排序最前的子命令，对子命令X+1(t8)进行处理。根据逻辑地址X+1申请缓存单元1712，并对缓存单元1712加锁(参看图19)(也参看图11，步骤1120，或者参看图12，步骤1240)。图19中，缓存单元1712对应的锁D(t8)指示该缓存单元的锁属于原子写命令D，还在缓存单元1712的元数据中记录其逻辑地址为X+1。

T9时刻，获取了原子写命令D的子命令X+2(t9)。按逻辑地址顺序处理原子写命令D的多个子命令。由于子命令X+2(t9)是原子写命令D的尚未被处理的多个子命令中逻辑地址排序最前的子命令，对子命令X+2(t9)进行处理。根据逻辑地址X+2申请缓存单元1714，并对缓存单元1714加锁(参看图19)(也参看图11，步骤1120，或者参看图12，步骤1240)。图19中，缓存单元1714对应的锁D(t9)指示该缓存单元的锁属于原子写命令D，还在缓存单元1714的元数据中记录其逻辑地址为X+2。

至此，为原子写命令D的所有子命令都申请了缓存单元，并对缓存单元都加锁成功。在对原子写命令D的所有子命令所对应的数据都被写入各个缓存单元(也参看图11，步骤1150)后，向主机指示该原子写命令D处理完成(也参看图12，步骤1280)，释放分配给该原子写命令D的所有缓存单元的锁，从而这些缓存单元可被分配给其他写命令(也参看图11，步骤1160，或者参看图12，步骤1270)。

参看表3，表3的第二行原子写命令E执行完成后的有效结果：在逻辑地址LBA(X+1)、LBA(X+2)与LBA(X+3)中分别是原子写命令E所写入的数据X+1(t2)、X+2(t3)和X+3(t4)，而在逻辑地址LBA(X)中则是原子写命令C所写入的数据X(t1)。表3的第三行示出了原子写命令C执行完成后有效的结果：在逻辑地址LBAX、LBA(X+1)与LBA(X+2)中分别是原子写命令C所写入的数据X(t1)，X+1(t5)和X+2(t6)，而在逻辑地址LBA(X+3)处则保留了原子写命令E所写入的数据X+3(t4)。表3的第四行示出了原子写命令D执行完成后的有效结果：在逻辑地址LBA(X)、LBA(X+1)与LBA(X+2)中分别是原子写命令D所写入的数据X(t7)，X+1(t8)和X+2(t9)，而在逻辑地址LBA(X+3)处则保留了原子写命令E所写入的数据X+3(t4)。

表3

根据结合图7-图19的本申请的实施例，可选地，若在处理原子写命令期间，有待处理的原子读命令或其子命令，则在处理原子读命令时，无须检查相关缓存单元是否被加锁，也无须为处理原子读命令或其子命令而对相关缓存单元加锁。可选地，在处理原子读命令时，也可在获得锁的情况下，才对原子读命令进行处理。

通过以上面公开的方式处理原子写命令，能够满足NVMe协议中对掉电原子性(AWUPF，Atomic Write Unit Power Fail)的要求，保障在掉电或其他错误条件打断了写操作时，固态存储设备对写操作的处理行为。固态存储设备确保，如果因掉电或其他错误条件导致命令处理失败，那么对关联于失败命令的逻辑地址的后续读命令将得到：(1)所有的旧数据(被打断的写命令访问的逻辑地址上的原始数据)；或者(2)所有的新数据(被打断的写命令所写入的全部数据)。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种掉电处理方法，其特征在于，缓存单元的元数据指示了缓存单元在存储器中的地址及缓存单元的状态，所述方法包括：

响应于接收到异常掉电的提示，终止尚未完成的IO命令的处理；

依据掉电发生时缓存单元的状态识别需要备份的缓存单元；

将需要备份的缓存单元及其元数据写入NVM芯片；

CPU将借用的缓存单元的元数据归还给出借元数据的CPU；

响应于收到归还的元数据，CPU识别自身需要备份的缓存单元的数量，并将自身需要备份的缓存单元的数量通知多个CPU的排序中的下一CPU；

CPU根据前一CPU提供的需要备份的缓存单元数量，计算出在前一CPU用于备份缓存单元所需的缓冲区大小，并确定自身备份缓存单元的起始地址，并备份缓存单元。

2.根据权利要求1所述的方法，其特征在于，还包括：将要备份的缓存单元及其元数据存储在存储器的指定存储空间，再将存储器的指定存储空间整体备份到NVM芯片。

3.根据权利要求1或2所述的方法，其特征在于，

其中，排序的多个CPU中除排序最后的CPU之外的每个CPU识别自身需要备份的缓存单元的数量；

多个CPU中的排序最前的CPU将指定位置作为备份缓存单元的起始地址，并备份缓存单元。

4.根据权利要求3所述的方法，其特征在于，还包括：

响应于所有CPU均完成对缓存单元的备份后，指示掉电处理完成。

5.根据权利要求4所述的方法，其特征在于，还包括：

CPU将所收到的需要备份的缓存单元数量以及自身所要备份的缓存单元数量累加，并告知多个CPU排序中的下一CPU。

6.根据权利要求4或5所述的方法，其特征在于，还包括：

CPU在完成对缓存单元的备份后，就备份完成告知指定的CPU或多个CPU排序中的下一CPU。

7.一种掉电处理装置，其特征在于，缓存单元的元数据指示了缓存单元在存储器中的地址及缓存单元的状态，所述装置包括：

命令处理模块，用于响应于接收到异常掉电的提示，终止尚未完成的IO命令的处理；

待备份缓存单元识别模块，用于依据掉电发生时缓存单元的状态识别需要备份的缓存单元；

数据写入模块，用于将需要备份的缓存单元及其元数据写入NVM芯片；

元数据归还模块，用于将借用的缓存单元的元数据归还给出借元数据的CPU；

通知模块，用于响应于收到归还的元数据，识别CPU自身需要备份的缓存单元的数量，并将CPU自身需要备份的缓存单元的数量通知多个CPU的排序中的下一CPU；

CPU根据前一CPU提供的需要备份的缓存单元数量，计算出在前一CPU用于备份缓存单元所需的缓冲区大小，并确定自身备份缓存单元的起始地址，并备份缓存单元。

8.一种固态存储设备，其特征在于，包括多个CPU和外部存储器，外部存储器提供缓存单元，每个CPU管理多个缓存单元，缓存单元的元数据中记录了该缓存单元在存储器中的地址及缓存单元的状态，CPU响应于接收到异常掉电的提示，终止尚未完成的IO命令的处理；依据掉电发生时缓存单元的状态识别需要备份的缓存单元；以及将需要备份的缓存单元及其元数据写入NVM芯片；

掉电处理过程中，CPU将借用的缓存单元的元数据归还给出借元数据的CPU；

响应于收到归还的元数据，CPU识别自身需要备份的缓存单元的数量，并将自身需要备份的缓存单元的数量通知多个CPU的排序中的下一CPU；

CPU根据前一CPU提供的需要备份的缓存单元数量，计算出在前一CPU用于备份缓存单元所需的缓冲区大小，并确定自身备份缓存单元的起始地址，并备份缓存单元。

9.根据权利要求8所述固态存储设备，其特征在于，CPU用于执行根据权利要求1-6之一所述的掉电处理方法。

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