CN108616261B - 完全空乏型绝缘层上覆硅功率放大器 - Google Patents

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Abstract

本发明揭露涉及完全空乏型绝缘层上覆硅功率放大器，其一般是关于半导体结构，并且尤其是关于具有独特的偏压及电压驻波比保护的完全空乏型绝缘层上覆硅功率放大器及制造的方法。该结构包含伪差动共源极放大器；连接至该伪差动共源极放大器及保护该伪差动共源极放大器免于过应力的第一级串迭装置；连接至该第一级串迭装置及提供差动输出的第二级串迭装置；以及从该第二级串迭装置接收该差动输出及回馈该差动输出至该第二级串迭装置的至少一个回路。

Description

完全空乏型绝缘层上覆硅功率放大器
技术领域
本发明揭露一般是关于半导体结构，并且尤其是关于具有独特的偏压及电压驻波比保护的完全空乏型绝缘层上覆硅功率放大器及制造的方法。
背景技术
在无线装置中需要集积化功率放大器。例如，该集积化功率放大器可以减少封装规格、成本、测试时间及在板上的组件。此外，该集积化功率放大器能够做到更复杂的线性化及校准技术以达到较佳的效率及性能。
很多功率放大器是独立组件。再者，集积化功率放大器由于高寄生损耗可能具有相对较差的效率。此外，由于低增益装置是可获得的，集积化功率放大器具有超过一个以上的增益级并且因此需要内部级间匹配，以及因此较高的硅面积。
发明内容
在本发明揭露的目的中，结构包括伪差动共源极放大器；连接至该伪差动共源极放大器及保护该伪差动共源极放大器免于过应力的第一级串迭装置；连接至该第一级串迭装置及提供差动输出的第二级串迭装置；以及从该第二级串迭装置接收及回馈该差动输出至该第二级串迭装置的至少一个回路。
在本发明揭露的目的中，结构包括：发射输出的核心装置并且包括：提供差动输出的串迭装置；以及回馈该差动输出至该串迭装置的至少一个回路；提供射频讯号至该核心装置的变压器；以及连接至该变压器及定位在该射频讯号的二次谐波处的陷波滤波器。
在本发明揭露的目的中，方法包括：透过连接至该伪差动共源放大器的第一级串迭装置而保护伪差动共源放大器免于过应力；从连接至该第一级串迭装置的第二极串迭装置提供差动输出至回路；以及回馈来自该回路的该差动输出至该第二级串迭装置。
附图说明
本发明揭露藉由本发明揭露的例示性的实施例的非限定的例子，依据参照该标示的多个图式而描述于该详细说明中。
图1依据本发明揭露的目的显示具有独特背栅极偏压的核心装置的电路图。
图2依据本发明揭露的目的显示用于图1的核心装置的说明背闸偏压校准的流程图。
图3依据本发明揭露的目的显示具有向下连接的中心抽头的变压器及相对于该变压器垂直延伸的布局。
图4依据本发明揭露的目的显示单端输入及输出功率放大器的电路图。
图5依据本发明揭露的目的显示可编程(programmable)陷波滤波器的电路图。
图6依据本发明揭露的目的显示用于图5的该陷波滤波器的可编程单位电容器器的电路图。
图7依据本发明揭露的目的藉由实现功率侦测器及耦合器显示对于图4的该功率放大器用于减缓电压驻波比(VSWR，Voltage Standing Wave Ratio)的电路图。
图8依据本发明揭露的目的藉由实现电压峰值侦测器显示对于图4的该功率放大器用于减缓电压驻波比的替代电路图。
图9依据本发明揭露的目的显示差动输入及单端输出功率放大器的电路图。
符号说明
100 核心装置结构
105 伪差动共源极放大器
110 第一级串迭装置
115 第二级串迭装置
120 回馈回路
120’ 回馈回路
200 流程
205 步骤
210 步骤
215 步骤
220 步骤
300 对称的变压器
305 变压器
310 对称的中心抽头
311 输入na
312 输入nb
315 输入nct
320 初级绕组
325 条状导通孔
330 轨道
335 端子
340 二次绕组
400 单端输入及单端输出功率放大器
410 变压器
500 陷波滤波器
600 电容器C2的示意图
705 耦合器
710 功率侦测器
810 电压峰值侦测器
900 差动输入单端输出功率放大器。
具体实施方式
本发明揭露一般是关于半导体结构，并且尤其是关于具有独特的偏压及电压驻波比保护的完全空乏型绝缘层上覆硅(FDSOI，Fully Depleted Silicon On Insulator)功率放大器及制造的方法。在实施例中，在此所描述的该结构及方法提供用于完全集积化功率放大器(PA，Power Amplifier)于完全空乏型绝缘层上覆硅制程中而不使用高压装置。所考虑到的是除了该完全空乏型绝缘层上覆硅制程的外，在此所揭露的该结构及方法可以使用于其它制程。
在此所揭露的该结构及方法提供很多优点。例如，因为该结构及方法允许相对高效能完全集积化功率放大器于几乎任何的射频产品中，优点包含相对高的可能性用于22纳米的完全空乏型绝缘层上覆硅及类似的制程技术推广。更多的优点包含在其它项目中：
1)高效能完全集积化功率放大器于完全空乏型绝缘层上覆硅制程中而不需要使用高压装置；
2)单级高增益功率放大器；
3)可编程陷波滤在该功率放大器的输入处用于最小化误差向量幅度(EVM，ErrorVector Magnitude)及延长该输出功率；
4)透过该背栅极偏压而同时可以达到高Q值及高调谐比的可编程电容器器；以及
5)因为较低的寄生损耗及较少的非线性电容器而提供高输出功率及低误差向量幅度。
在实施例中，除了其它好处外，在此所描述的该结构及方法完全使用该完全空乏型绝缘层上覆硅制程的该优点，例如，高截止频率(ft)/最高频率(fmax)装置及非常低的漏极/源极电容器。为了获得最佳的附加功率效率(PAE，Power-Added Efficiency)，单级功率放大器相较于多级功率放大器是更理想的。在实施例中，高增益功率放大器是实现于单级中。
在实施例中，对称的变压器结构及方法经由提供以连接变压器的中心抽头。在实施例中，该中心抽头相对于该变压器为向下连接并且垂直于该变压器延伸至该外部世界。藉由使该中心抽头以这种方式而连接，可以提供非常对称的变压器。在更多特定的实施例中，该中心抽头连接及电容器器为经由使用以形成陷波滤波器用于改善该误差向量幅度(EVM，Error Vector Magnitude)。该陷波滤波器是连接至该变压器，其中，该陷波滤器的电感器连接至该中心抽头，而允许该陷波滤波器放置在由该变压器所提供的射频讯号的该二次谐波处。甚至在更进一步的实施例中，该陷波滤波器的该中心频率可以达到可编程。
在特定的实施例中，可以提供用于单级伪差动完全空乏型绝缘层上覆硅功率放大器的核心装置结构。该结构包含伪差动共源极放大器，其后接续第一级串迭装置及第二级串迭装置。在实施例中，该第一及第二级串迭装置两者是使用1.8V装置而实现。该第一级串迭装置藉由透过串迭电压(VCAS，cascode voltage)调整该第一级串迭装置的该晶体管的该栅极电压可以保护该伪差动共源极放大器免于过应力。尤其，该第一级串迭装置藉由从该串迭电压改变偏压而提供保护。在实施例中，来自该第二级串迭装置的该晶体管的差动输出是连接至变压器。较佳对于该变压器为1：2，例如，1匝初级及2匝次级，以转换该第二极串迭装置的该差动输出成为单端输出。尤其，1：2变压器可以经由使用以转换该差动输出成为单端输出。该单端输出接着驱动该50奥姆负载。
本发明揭露的该结构可以使用各种不同的工具以各种方式而制造。通常，虽然，该方法及工具是经由使用以形成具有尺寸在该微米及纳米尺度上的结构。经使用以制造本发明揭露的该结构的该方法，意即，技术，已经采用于集积电路(IC，Integrated Circuit)技术。例如，该结构是建立在晶圆上并且是实现于由光学微影制程在晶圆的顶部上所图案化的材料的薄膜中。尤其，该结构的该制造使用三个基本建立区块：(i)材料的薄膜的沉积于基板上，(ii)藉由光学微影影像施加图案化屏蔽于该薄膜的顶部上，以及(iii)针对该屏蔽选择性蚀刻该薄膜。
图1依据本发明揭露的目的显示核心装置结构及个别的制造流程的电路图。尤其，该核心装置结构100允许具有独特偏压及电压驻波比保护的高效的完全空乏型绝缘层上覆硅功率放大器而使用于射频(RF，Radio-Frequency)装置中。例如，该核心装置结构100允许完全集积化功率放大器于完全空乏型绝缘层上覆硅制程中而不使用高压装置。该核心装罝结构100包含伪差动共源极放大器105，该伪差动共源极放大器105说明以晶体管M1及M2于图1中。该伪差动共源极放大器105的该输入为标示VG，该VG包含直流电压及射频讯号。
为了同步提供该直流电压及射频讯号，可以使用输入变压器，诸如显示于图3中的变压器300。在实施例中，该输入变压器提供方式以发送射频讯号进入该伪差动共源极放大器105的该伪差动共源极放大器M1及M2，并且同时间该输入变压器提供直流偏压。随着在调变技术上的进步及更高的复杂度讯号，可以使用分频多任务(FDM，Frequency-DivisionMultiplexing)方案，例如，正交分频多任务(OFDM，Orthogonal Frequency DivisionMultiplexing)调变技术。由于本身的高带宽性质，这种偏压应该提供高阻抗至该射频讯号及低阻抗至该基频讯号。
仍然参考图1，该核心装置结构100还包含第一级串迭装置100及第二极串迭装置115。该第一级串迭装置110是以晶体管M3及M4做说明，而该第二级串迭装置115是以晶体管M5及M6做说明。该第一级串迭装置110及该第二级串迭装置115两者可以使用1.8V装置而实现。
该第一级串迭装置110是经由配置以保护该伪差动共源极放大器105免于过应力，诸如来自电压驻波比(VSWR，Voltage Standing Wave Ratio)。由该第一级串迭装置110所提供的该保护藉由透过串迭电压(VCAS，cascode voltage)调整该晶体管M3及M4的栅极电压而产生，该串迭电压参考图7和8而更进一步做讨论。
由该第二级串迭装置115的该晶体管M5及M6的该输出是连接至变压器。例如，该晶体管M5的输出是连接至该变压器T1，而该晶体管M6的该输出是连接至该变压器T2。该变压器T1及T2较佳为1：2，例如，1匝初级及2匝次级，以转换由该晶体管M5及M6的该差动输出成为单端输出。该单端输出接着驱动标示为RL的50奥姆负载。该变压器T1及T2的该初级绕组的该中心抽头是连接至AVDD，该AVDD可以是任何适当的电压，例如，2.7V。
该核心装置结构100还包含回馈回路120及120’。在实施例中，该回馈回路120接收及馈送至该晶体管M5，而该回馈回路120’接收及馈送至该晶体管M6。尤其，从该回馈回路120及120’所接收的该差动输出VOUTP/VOUTN是透过电阻R1及R2回馈至M5及M6的该栅极，以达到高电压摆幅以递送高输出功率。回馈该差动输出讯号VOUTP/VOUTN回到该晶体管M5及M6的该栅极显示该晶体管M5及M6的两者栅极＂跟随＂该差动输出。该第二级串迭装置115的该晶体管M5及M6的跟随该差动输出减少漏极至栅极过应力问题。
除了该电阻R1及R2的外，该回馈回路120及120’包含电容器C1及C2。较佳，该电容器C1及C2是连接于如同在图1中所显示的该回馈回路120及120’中，以作为分别地结合该电阻R1及R2的低通滤波器。由电容器C1及C2所形成的该低通滤波器的该转折，例如，该角频率或该截止频率，可以设定超过大约三倍的该最高调变带宽。再者，若该功率放大器是需要藉由改变电容器C1及C2的该电容值以支援差动调变带宽，该低通滤波器的该转折可以是可编程的。
当该输出讯号是高于在该正值方向上的M7及M8的该阀值电压时，该回馈回路120及120’还包含两个额外的二极管连接的晶体管M7及M8，以升高在M5及M6的该栅极处的该讯号。对于晶体管M7及M8，该背栅极偏置电压(以VBG4所显示)可以经使用以控制给定至该第二级串迭装置115的该晶体管M5及M6的回馈量。
藉由具有该完全空乏烈绝缘层上覆硅制程，该漏极或源极电容器是低的，允许合理的晶体管尺寸的该使用以传送该需要的输出功率。该方式改善该功率放大器的功率附加效率(PAE，Power Added Efficiency)。再者，该完全空乏型绝缘层上覆硅制程提供藉由存取本身的背栅极的另一种弹性，例如，因为制程偏移，该背栅极可以经由使用以调整所需的阀值电压回到本身的标称值。
图1更进一步说明该背栅极偏置电压用于该伪差动共源极放大器105的该晶体管M1及M2的VBG1；用于该第一级串迭装置110的该晶体管M3及M4的VBG2；用于该第二级串迭装置115的该晶体管M5及M6的VGB3；以及用于该回馈回路120及120’的该额外的晶体管M7及M8的VBG4。藉由增加该背栅极电压至用于N型金氧半装置的更多正值的设定，该装置的该跨导增加。这方式允许该弹性以使用较小的装置并且因此例如较小的寄生电容器及因此较低的损耗。
图2说明基于该核心装置结构100的用于系统层级背栅极校准的流程200。尤其，该流程200是用于经使用以调整该核心装置结构100的该输出功率的背栅极偏置校准。在步骤205，该核心装置结构100输出功率经由测量。在步骤210，若该测量的输出功率符合该使用者的特定需求，则该流程200停止。然而，若该测量的输出功率并未符合该使用者的特定需求，则该流程200移至步骤215。在步骤215，该伪差动共源放大器105的该晶体管M1及M2的该背栅极偏压将改变。一旦该晶体管M1及M2的该背栅极偏压受到改变，步骤220重新导向该流程200回到初始的步骤205。该流程200持续重复着直到该特定输出功率需求是符合为止。
图3说明对称的变压器300，其中，对称的变压器300为1：2变压器，例如1匝初级及2匝次级变压器。通常中心抽头是在用于变压器1：2的该顶部处。然而，由于该配置可能减少该输出功率，这种配置并不是想要的。对于这个理由，在其它项目中，本发明揭露提供方法及结构以向下连接该中心抽头，并且接着延伸垂直于该变压器的该中心抽头至该外部世界。
尤其，图3说明具有变压器305及对称的中心抽头310的该对称的变压器300，其中，该对称的中心抽头310是向下连接及相对于该变压器305垂直延伸至该外部世界。藉由使该对称的中心抽头310以这种方式而连接，该方式提供非常对称的变压器300。在实施例中，该对称的中心抽头310包含输入na(以311标示)、输入nb(以参考标号312标示)及输入nct(以参考标号315标示)。输入na 311及nb 312可以不论是连接一起或该输入的其中一端可以留下开路。如同例子，若na 311是留下开路，则接着显示于图4和5中的该电感L1是来自nct315至nb 312的该电感。
该对称的变压器300还包含初级绕组320、条状导通孔325、轨道330、端子335及二次绕组340。所考虑到的是对于该功率放大器的该输入，使用变压器2：1，而对于该功率放大器的该输出，使用变压器1：2。在这个说明中，该输入n1及n2为至该初级绕组320的该输入，并且该输出n3及n4为在该变压器1：2的该二次绕组340处的该输出。
图4说明单端输入及单端输出功率放大器(SEIN SEOUT PA，Single-Ended INputand Single-Ended OUTput Power Amplifier)400。该单端输入及单端输出功率放大器400包含图3的该变压器300及图1的该核心装置100。亦考虑到的是于该单端输入及单端输出功率放大器400中所实现的该核心装置可以是图1的该核心装置100的简化的版本。
如同在图1和4中所见到的，该核心装置100的该伪差动共源极放大器105的该输入以VG标示。这些VG输入由直流电压及射频讯号所组成。为了同时提供直流电压及射频讯号至该伪差动共源极放大器105，该变压器300可以使用。连接该变压器300的一个该初级输入至接地及施加单端射频讯号在另一端处建立了单端输入及单端输出功率放大器400。
由变压器300所供给的该输入提供通道，以发送射频讯号进入该伪差动共源极放大器105的该伪差动共源极放大器M1及M2，并且在同时间亦提供直流偏压。由于本身的高带宽性质，该直流偏压应该提供高阻抗至该射频讯号及低阻抗至该基频讯号。具有电容器-电阻滤波器(例如，C1-R1-C2)的输入变压器是该最理想的候选。
来自该核心装置100的该第二级串迭装置115的晶体管M5及M6的该栅极的该差动输出VOUTP/VOUTN是连接至该变压器410的该初级输入，该变压器410为变压器1：2。该输出变压器410的该二次绕组的其中一端透过Lpar是连接至接地，例如，该Lpar为来自深针或接合线的寄生电感。该输出变压器410的另一端在该输出变压器410为连接至该输出负载RL的前是连接至电容器CM。再者，电容器CM当作为匹配组件。
为了获得改良的讯号S22，例如，输出回波损耗，电阻RDEQ是连接的，如同在图4中所显示。该输出变压器410的该初级绕组的中心抽头是连接至AVDD及旁通电容器CB。连接该输出变压器410的该中心抽头至该AVDD的该Lpar，在其它例子中，为再次模拟来自不论是探针或接合线的该寄生电感。旁通电容器器CB是经由使用以使得该输出变压器410的该初级绕组的该中心抽头接近理想的交流接地。
仍然参考图4，该电感器L1为显示连接至该变压器300的该二次绕组的该中心抽头315。再者，该电感器L1是连接至该电容器1-电阻1-电容器2(C1-R1-C2)滤波器。该电感器L1结合C2形成陷波滤波器500。该陷波滤波器500为非常重要的特征在于藉由放置该陷波滤波器500在该VG输入的该射频讯号的该二次谐波处，该陷波滤波器500可以改善该误差向量幅度并且接着可以增加该传递的输出功率。
图5显示由该电感器L1及该电容器C2所形成的该陷波滤波器500，其中，由该参考标号600示意表示电容器C2。该陷波滤波器500的该中心频率可以做程序化。由于L1是固定的，为了使该陷波滤波器500可编程，对于电容器C2的该电容值的改变是需要的。藉由以并联方式连接一些可编程电容器单元，并且连接所有该VIN一起至该中心抽头电感值L1，可编程陷波滤波器500将形成。所需要的电容器单元的数量视多细微的该调谐频率及需要多宽广的该可编程频率以覆盖而定。
图6显示电容器C2的该示意图600。尤其，图6显示以具有背栅极的开关偏置的该可编程化单元电容器。CUNIT为该单元电容器并且是连接在VIN及晶体管M1的间，该晶体管M1作为开关至接地。另一个P型金氧半晶体管M2是连接在电容器CUNINT的该底部平板及VBIAS的间。该示意图600的该M2晶体管较佳设计具有较长的通道长度及具有最小的宽度。
当EN是致能逻辑高电位时，图6的晶体管M1是开启并且因此该单元电容器是连接在VIN及接地的间。在这个阶段，图6的晶体管M2为关闭。当该EN为逻辑低电位时，晶体管M1为关闭及晶体管M2为开启，并且由于晶体管M2具有长信道长度及最小信道宽度，该晶体管M2具有相对高的阻值在CUNIT的该底部平板及VBIAS之间。示意图600的晶体管M2提供直流电压至CUNIT的该底部平板。未具有晶体管M2下，在这个时刻，CUNIT的该直流电压是未知的。
仍然参考图6，电容器Cpar是来自CUNIT的该底部平板的该全部电容器及来自示意图600的该晶体管M1及M2的该寄生电容器。为了达到较大的调谐比，例如，Con/Coff，Cpar必须最小化。两个最主要的来源是来自晶体管M1及CUNIT。由于M2使用最小宽度，因此本身的贡献是在最小值。对于给定的CUNIT，可以操纵的该唯一的参数为晶体管M1的该宽度。藉由具有大的宽度(W)，该开启电阻(例如，RON)将是低的(RON为反比于W及(Vgs-Vth))。因此，该方法改善该电容器的该质量(Q)并且接着具有较尖锐的陷波滤波器。
然而，具有较大的宽度，该寄生影响也是较大，该较大宽度降低该调谐范围。其它方式以降低该RON而不使用较大宽度为最大化(Vgs-Vth)。由于Vgs具有限制，因此，在由栅极氧化物击穿(例如，Vgs是等于Vdd)所限制的这种情况下，所留下的该唯一的参数为最小化Vth。
由于完全空乏型绝缘层上覆硅允许存取本身的背栅极，因此，该背栅极可以是顺向偏置。例如，在EN＝1期间，VBGN是增加的以便晶体管M1的该Vth为零，并且该RON将是在最小化。藉由如此作法，非常高Q值的电容器可以获得并且同时是最佳的调谐比。在关闭时间(EN＝0)期间，VBGN可以连接至零，以最小化任何漏电流。同样的概念可以使用于该P型金氧半背栅极，VBGP。
图6的该P型金氧半晶体管M2的该目的在于在关闭期间提供直流偏压至CUNIT的底部平板。另一种方法是藉由具有另一个电阻R1。在这种方法下，该电阻R1可以具有该最小宽度并且晶体管M2仅作为开关。
在此所描述的该结构及方法只有使用核心装置(诸如核心装置100)以及1.8V装置。由于该功率放大器是正直接驱动外部负载，例如天线，因此，若该负载阻抗变动，则该功率放大器将看见不同的负载。若该负载阻抗是例如较高于50奥姆，则这个负载是转换回到该变压器的该初级输入，并且因此该功率放大器将看见较高的负载阻抗及因此较高的电压摆幅。
为了保护该装置免于过应力，耦合器705可以使用在该单端输入及单端输出功率放大器400的该输出处。该耦合器705透过功率侦测器710感测该单端输入及单端输出功率放大器400的该输功率，如同在图7中所显示。若该功率是较高于特定位准时，则RDEQ的该阻值是减少及因此该功率放大器看见的该阻抗是减少的，并且在同时间，该电压摆幅是减少的。因为高的电压驻波比(VSWR，Voltage Standing Wave Ratio)，这种机制将保护该装置免于过应力。
图8说明用于侦测该单端输入及单端输出功率放大器400的输出负载改变的替代的结构及方法。具体而言，该输出电压摆幅是透过电压峰值侦测器810而感测。上文用于图7所描述的相同的概念可以相对于图8而应用。再者，若该电压峰值侦测器810是高于设定的阀值，RDEQ的该阻值为因此做改变。
虽然图4的单端输入及单端输出功率放大器400是使用作为单端输入功率放大器，但该单端输入及单端输出功率放大器400并非在此所考虑的唯一的功率放大器。例如，图9说明差动输入单端输出功率放大器(DIFFIN SEOUT PA，DIFFerential INput Single-Ended OUTput Power Amplifier)900。对于差动输入单端输出功率放大器900，RFINP及RFINN为该差动输入。
如同上文所描述的该方法是使用于集积电路芯片的该制造中。该最终的集积化电路芯片可以由制造者以裸晶圆形式而分布(意即，作为具有多个未封装的芯片的单一晶圆)，作为裸片，或者以封装形式。在该后者的例子中该芯片是安装于单一芯片封装中(诸如塑料载板，其中，导线是固定至主板或其它较高阶的载板)或于多个芯片封装中(诸如具有任一或两者表面内联机或埋入内联机的陶瓷载板)。在任何例子中该芯片接着与其它芯片、离散电路组件及/或其它讯号处理装置整合作为(a)中间产品，诸如主板或(b)终端产品的任一部分。该终端产品可以是包含集积电路芯片的任何产品，范围从玩具及其它低端应用至具有显示器、键盘或其它输入设备，以及中央处理器的先进的计算机产品。
本发明揭露的该各种实施例的该描述为了说明的目的已经作呈现，但是并非意在耗尽或限定于所揭露的该实施例。很多修正及变化对于一般熟习该项技艺的人士将是显而易见的而不会脱离该描述的实施例的该范畴及精神。在此所使用的术语是经选用以优化解释该实施例的原理、该实际的应用或经由在该市场中所发现的技术的技术上的改良，或者使一般熟习该项技艺的人士能够了解在此所揭露的该实施例。

Claims (17)

1.一种半导体结构，包括：
伪差动共源极放大器；
第一级串迭装置，连接至该伪差动共源极放大器及保护该伪差动共源极放大器免于过应力；
第二级串迭装置，连接至该第一级串迭装置及提供差动输出；以及
至少一个回路，从该第二级串迭装置接收该差动输出及回馈该差动输出至该第二级串迭装置，
其中，该第二级串迭装置包括多个晶体管，该至少一个回路将该差动输出回馈至该多个晶体管，该多个晶体管的栅极通过并联连接的二极管连接的晶体管及电阻器连接该差动输出，用于减少漏极至栅极过应力，且该二极管连接的晶体管的背栅极偏置电压控制回馈量，用于升高在该第二级串迭装置的该多个晶体管的该栅极处的讯号。
2.如权利要求1所述的半导体结构，其中，该至少一个回路包含低通滤波器。
3.如权利要求2所述的半导体结构，其中，该低通滤波器具有角频率设定至超过大约三倍最高的调变带宽。
4.如权利要求3所述的半导体结构，其中，该低通滤波器包括至少一个电容器，并且该角频率是藉由改变该至少一个电容器的电容值而可编程。
5.如权利要求1所述的半导体结构，其中，该第一级串迭装置及该第二级串迭装置为1.8V装置。
6.如权利要求1所述的半导体结构，其中，该第一级串迭装置藉由透过串迭电压调整该第一级串迭装置的晶体管的栅极电压，而保护该伪差动共源极放大器免于过应力。
7.如权利要求1所述的半导体结构，其中，该第二级串迭装置的该差动输出是连接至变压器。
8.如权利要求7所述的半导体结构，其中，该变压器为1匝初级及2匝次级，该变压器转换该差动输出成为单端输出。
9.如权利要求8所述的半导体结构，其中，该单端输出驱动负载。
10.如权利要求1所述的半导体结构，其中，该伪差动共源极放大器同时输入直流电压及射频讯号。
11.一种半导体结构，包括：
核心装置，发射输出及包括：
串迭装置，提供差动输出；以及
至少一个回路，回馈该差动输出至该串迭装置；
变压器，提供射频讯号至该核心装置；以及
陷波滤波器，连接至该变压器及定位在该射频讯号的二次谐波处，
其中，该串迭装置包括多个晶体管，该至少一个回路将该差动输出回馈至该多个晶体管，该多个晶体管的栅极通过并联连接的二极管连接的晶体管及电阻器连接该差动输出，用于减少漏极至栅极过应力，且该二极管连接的晶体管的背栅极偏置电压控制回馈量，用于升高在该串迭装置的该多个晶体管的该栅极处的讯号。
12.如权利要求11所述的半导体结构，其中，该变压器包括向下连接的中心抽头，其延伸垂直于该变压器。
13.如权利要求11所述的半导体结构，其中，该至少一个回路包含低通滤波器。
14.如权利要求13所述的半导体结构，其中，该低通滤波器包括至少一个电容器，并且该低通滤波器的角频率是藉由改变该至少一个电容器的该电容值而可编程。
15.如权利要求14所述的半导体结构，其中，该角频率是设定超过大约三倍的最高调变带宽。
16.一种制造半导体结构的方法，包括：
透过连接至伪差动共源极放大器的第一级串迭装置而保护该伪差动共源极放大器免于过应力；
从连接至该第一级串迭装置的第二级串迭装置提供差动输出；以及
回馈该差动输出至该第二级串迭装置，
其中，该第二级串迭装置包括多个晶体管，至少一个回路将该差动输出回馈至该多个晶体管，该多个晶体管的栅极通过并联连接的二极管连接的晶体管及电阻器连接该差动输出，用于减少漏极至栅极过应力，且该二极管连接的晶体管的背栅极偏置电压控制回馈量，用于升高在该第二级串迭装置的该多个晶体管的该栅极处的讯号。
17.如权利要求16所述的方法，还包括透过连接至该第二级串迭装置的变压器转换该差动输出成为单端输出。
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Applicant after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

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