CN108241481B - 一种适用于rsa算法的部分求余乘法器设备 - Google Patents

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Abstract

本发明公开了一种适用于RSA算法的部分求余乘法器设备，所述乘法器设备包括：乘法器，用于为乘数和被乘数进行乘法计算；模N寄存器，用于存储模N数据，并且将所述模N数据传递给累加器；累加器，对模N数据进行累加，将溢出的比特位作为随机存储器的数据总线；随机存储器，用于存储k阶模N数据，将溢出的比特位和累加器的比特位作为随机存储器的数据线的高2054位并且低6位补零；以及加法器，用于对乘法器输出的乘积、随机存储器输出的2054位数据以及所述随机存储器输出的2054位数据左移6位所获得的2048位数据进行加法运算，以及输出部分余数。本发明由于提高了求余功能的乘法器的执行效率而提高RSA算法的效率。

Description

一种适用于RSA算法的部分求余乘法器设备
技术领域
本发明涉及数学运算电路领域，更具体地，涉及一种适用于RSA算法的部分求余乘法器设备。
背景技术
随着计算机运算速度的迅速提高和Internet分布式计算能力的日益强大,经典的RSA公钥密码体制在密钥长度为1024bit下已经越来越不安全。目前为了保证用户的安全，增加RSA密钥长度是必然趋势。但是随着密钥长度从1024bit向2048bit，甚至4096bit方向发展的过程中，安全系统能增加其固有的安全性,但是加密/解密效率会越来越低,同时对计算机系统的要求也会提高。为此我们需要研制具有更高执行效率的RSA硬件系统来提高加解密系统的效率。
因此，需要一种技术，以提高RSA加密/解密算法的效率。
发明内容
本发明提供了一种适用于RSA算法的部分求余乘法器设备，以解决高于1024比特位密钥长度RSA加密/解密算法的效率低的问题。
为了解决上述问题，本发明提供了一种适用于RSA算法的部分求余乘法器设备，所述乘法器设备包括：
乘法器，用于为乘数和被乘数进行乘法计算；
模N寄存器，用于存储模N数据，并且将所述模N数据传递给累加器；
累加器，对模N数据进行累加，将溢出的比特位作为随机存储器的数据总线；
随机存储器，用于存储k阶模N数据，将溢出的比特位和累加器的比特位作为随机存储器的数据线的高2054位并且低6位补零；以及
加法器，用于对乘法器输出的乘积、随机存储器输出的2054位数据以及所述随机存储器输出的2054位数据左移6位所获得的2048位数据进行加法运算，以及输出部分余数。
优选地，所述随机存储器的地址线为所述加法器溢出位的前7比特。
优选地，所述加法器每个时钟周期进行一次2060比特位的加法和一次2060比特位的减法。
优选地，所述乘法器每个时钟周期进行一次2048比特位与6比特位数据的完全乘法，并求部分余数。
优选地，所述加法器比特位为2055，其最高7位为所述乘法器高6位加64位。
本发明的有益效果：
本发明是将部分余数引入到RSA加密/解密算法中。在RSA加密/解密算法中，具有求余功能的乘法器是硬件算法设计的关键。由于部分余数在加解密算法中的作用等价于余数，而部分余数乘法器在硬件实现上可最大限度的简化乘积求模，因此提高RSA算法的效率。利用本发明的方案可以最大限度的简化设备的硬件设计，降低功耗，提高设备运算速度和设备稳定性。
附图说明
通过参考下面的附图，可以更为完整地理解本发明的示例性实施方式：
图1为根据本发明实施方式的一种适用于RSA算法的部分求余乘法器结构图。
具体实施方式
现在参考附图介绍本发明的示例性实施方式，然而，本发明可以用许多不同的形式来实施，并且不局限于此处描述的实施例，提供这些实施例是为了详尽地且完全地公开本发明，并且向所属技术领域的技术人员充分传达本发明的范围。对于表示在附图中的示例性实施方式中的术语并不是对本发明的限定。在附图中，相同的单元/元件使用相同的附图标记。
除非另有说明，此处使用的术语(包括科技术语)对所属技术领域的技术人员具有通常的理解含义。另外，可以理解的是，以通常使用的词典限定的术语，应当被理解为与其相关领域的语境具有一致的含义，而不应该被理解为理想化的或过于正式的意义。
图1为根据本发明实施方式的一种适用于RSA算法的部分求余乘法器设备结构图。本发明的实施方式一种适用于RSA算法的部分求余乘法器设备是将部分余数引入到RSA加密/解密算法中。在RSA加密/解密算法中，具有求余功能的乘法器是硬件算法设计的关键。由于部分余数在加解密算法中的作用等价于余数，而部分余数乘法器在硬件实现上可最大限度的简化乘积求模。利用本发明的方案可以最大限度的简化设备的硬件设计，降低功耗，提高设备运算速度和设备稳定性。如图1所示，设备100包括：乘法器101，模N寄存器102，累加器103，随机存储器104，加法器105。其中，乘法器101，用于为乘数和被乘数进行乘法计算，其中被乘数为2048比特，乘数为6比特。乘法器101每个时钟周期进行一次2048比特位与6比特位数据的完全乘法，并求部分余数。模N寄存器102，用于存储模N数据，并且将所述模N数据传递给累加器。累加器103，对模N数据进行累加，将溢出的比特位作为随机存储器的数据总线。累加器自动开始累加数据，累加器的溢出比特位作为RAM模块的数据总线，溢出比特位和累加器比特位作为随机存储器104数据线的高2054位。随机存储器104，用于存储k阶模N数据，将溢出的比特位和累加器的比特位作为随机存储器的数据线的高2054位并且低6位补零。随机存储器104内存储的数据为k阶模N数据，将溢出的比特位和累加器的比特位作为随机存储器的数据线的高2054位并且低6位补零，对数据进行存储。加法器105，用于对乘法器输出的乘积、随机存储器104输出的2054位数据以及所述随机存储器输出的2054位数据左移6位所获得的2048位数据进行加法运算，以及输出部分余数。加法器为2060比特位，随机存储器104的地址线为加法器105溢出位的前7比特。本发明的实施方式中，加法器每个时钟周期进行一次2060比特位的加法和一次2060比特位的减法。加法器比特位为2060，其最高7位为所述乘法器高6位加64位。
由于余数是指整数除法中被除数未被除尽部分，且余数的取值范围为0到除数之间(不包括除数)的整数。部分余数是指整数除法中的余数和K个除数的和，即没有计算完整的余数。
部分余数在RSA算法中和余数是等价的。现论证如下：
设datam(m为0…n)为各次运算的余数，则kN+datam为各次运算的部分余数，其中N为模值。
将部分余数带入公式可得：
Figure BDA0001192081770000041
由此可知，利用带部分余数乘法器可实现RSA算法，其结果与利用余数实现RSA算法等价。而部分余数乘法器可利用本发明实施方式的一种适用于RSA算法的部分求余乘法器设备快速实现。
本发明实施方式是通过构建正确的随机存储器104。并且通过论证可知，经过带部分余数乘法器101，其最大值比模值N高1比特。因此在数据迭代时，6比特乘数的乘法器101要有7比特的随机存储器104查询地址，即随机存储器104空间为128×2060。同时为了最大效率的执行该随机存储器104，随机存储器104内存中存储的数据是2054比特(与2048位RSA加密算法相对应)左移6位，低6位补零后的2060比特数据。本发明的实施方式经过上述处理后，一个时钟周期就可完成一次2048比特与6比特数据的完全乘法并求部分余数。加法器105的位数为2060比特，其最高7位为乘法器高6位加64，即运算结果的高7位，不会超过127，随机存储器104的地址空间最大值为127，满足设计要求。
通过本发明实施方式的一种适用于RSA算法的部分求余乘法器设备一个时钟周期可实现6×2048比特的乘-累加-求部分余数操作。完成一次2048×2048运算，需342个时钟周期。2048位RSA加密算法,最多需要683次2048×2048运算，共需233586个时钟周期。对于100M主时钟系统来说约需2.4ms，一秒可实现416次加密/解密运算。通过公用多个模块，可极大的提高RSA算法的执行效率。
已经通过参考少量实施方式描述了本发明。然而，本领域技术人员所公知的，正如附带的专利权利要求所限定的，除了本发明以上公开的其他的实施例等同地落在本发明的范围内。
通常地，在权利要求中使用的所有术语都根据他们在技术领域的通常含义被解释，除非在其中被另外明确地定义。所有的参考“一个/所述/该[装置、组件等]”都被开放地解释为所述装置、组件等中的至少一个实例，除非另外明确地说明。这里公开的任何方法的步骤都没必要以公开的准确的顺序运行，除非明确地说明。

Claims (5)

1.一种适用于RSA算法的部分求余乘法器设备，所述乘法器设备包括：
乘法器，用于为乘数和被乘数进行乘法计算；
模N寄存器，用于存储模N数据，并且将所述模N数据传递给累加器；
累加器，对模N数据进行累加，将溢出的比特位作为随机存储器的数据总线；
随机存储器，用于存储k阶模N数据，将溢出的比特位和累加器的比特位作为随机存储器的数据线的高2054位并且低6位补零；以及
加法器，用于对乘法器输出的乘积、随机存储器输出的2054位数据以及所述随机存储器输出的2054位数据左移6位所获得的2048位数据进行加法运算，以及输出部分余数。
2.根据权利要求1所述的设备，所述随机存储器的地址线为所述加法器溢出位的前7比特。
3.根据权利要求1所述的设备，所述加法器每个时钟周期进行一次2060比特位的加法和一次2060比特位的减法。
4.根据权利要求1所述的设备，所述乘法器每个时钟周期进行一次2048比特位与6比特位数据的完全乘法，并求部分余数。
5.根据权利要求1所述的设备，所述加法器比特位为2055，其最高7位的数值为所述乘法器高6位加64。
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