CN108092722B - 一种c-ran多路传输模块的电路及其控制方法 - Google Patents

Abstract

本发明涉及光通信无线传输网技术领域，提供了一种C‑RAN多路传输模块的电路及其控制方法。电路中多路不同波长的彩光单元和/或白光单元的各使能接口连接所述电源延时控制单元，所述电源延时控制单元还连接主控制器，用于在收到主控制器的控制指令后，电源延时控制单元按照预设时序控制每一路彩光单元和/或白光单元的上电时序；所述彩光单元用于将接收自光解复用单元的光信号转换为电信号；所述时钟数据恢复电路，用于将彩光单元传输过来的所述电信号重新整形恢复，所述数据再由所述多路不同波长的白光单元转换为光信号传输。本发明对彩光单元和/或白光单元的上电时序进行精准控制，保证电源上电的稳定性，减小对芯片冲击损伤。

Description

一种C-RAN多路传输模块的电路及其控制方法

【技术领域】

本发明涉及光通信无线传输网技术领域，特别是涉及一种C-RAN多路传输模块的电路及其控制方法。

【背景技术】

随着移动互联网、物联网逐渐兴起，无线网络数据流量迅速上升，市场竞争激烈，运营商需要新的无线接入网演进方案来提升移动互联网时代自身的竞争力。中国移动的无线接入网(China Radio Access Network，简写为：C-RAN) 传输技术是将基带处理单元(Building Base Band Unit，简写为：BBU)和射频拉远单元(Radio Remote Unit，简写为:RRU)实现了分离且拉远，一个BBU 可以带多个RRU，从而可以共享基带资源，具有满足业务综合承载需求、应对潮汐效应、减少传统基站的机房、节省光纤资源、支持网管远程监控和精准故障定位等优点，现已成为业界研究和关注的热点。C-RAN采用BBU+RRU的结构，连接基带池和射频单元的光传输网是整个C-RAN方案的重要组成部分。多路传输模块是光传输网的核心部分，其电路的设计直接影响业务容量、传输距离、频率抖动、时间同步等重要指标。目前运营商所使用的模块具有业务容量小、传输距离短、传输速率单一、无法监控、通信效率低等缺点。

鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。

【发明内容】

本发明要解决的技术问题是目前运营商所使用的模块具有业务容量小、传输速率单一的缺点。

本发明进一步要解决的技术问题是在增加光通道数量时候，带来的上电时电源输出会出现过冲、欠冲和震荡，甚至拉垮电源和损坏芯片情况发生。

本发明采用如下技术方案：

第一方面，本发明提供了一种C-RAN多路传输模块的电路，包括多路不同波长的白光单元、电源延时控制单元、时钟数据恢复电路、多路不同波长的彩光单元、光解复用单元、主控制器和通讯单元，具体的：

所述多路不同波长的彩光单元和/或白光单元的各使能接口连接所述电源延时控制单元，所述电源延时控制单元还连接主控制器，用于在收到主控制器的控制指令后，电源延时控制单元按照预设时序控制每一路彩光单元和/或白光单元的上电时序；

所述彩光单元用于将接收自光解复用单元的光信号转换为电信号；

所述时钟数据恢复电路，用于将彩光单元传输过来的所述电信号重新整形恢复，所述数据再由所述多路不同波长的白光单元转换为光信号传输。

优选的，所述电源延时控制单元包括多个开关子单元，所述开关单元的数量与所述彩光单元和/或白光单元的数量相对应，并且，各开关子单元与主控制器相连，用于接收主控制器的延时控制指令。

优选的，所述开关子单元包括CMOS 管，其源极连接电源接口，其栅极连接主控制器的控制接口，并且源极和栅极之间串联电阻R1，所述源极还连接电容 C1后接地；其源极加载输入电压Vin，其漏极输出电压Vout，所述电压Vout为白光单元或彩光单元的供电电压输出端口。

优选的，所述CMOS管具体为耗尽型，则具体的：

当电源启动时，电源接口给电容C1充电，同时栅极和源极加载输入电压Vin，栅极是高电平，CMOS管处于截止状态；主控制器按照预设的时间间隔依次发送低电平使能信号到对应各白光单元和/或彩光单元的开关子单元的CMOS管栅极，使得CMOS管开启。

优选的，R1的参数值为5-15KΩ，C1的参数值为0.5-2uF，所述预设的时间间隔为0.5-2s。

优选的，所述多路不同波长的白光单元具体应用于密集波分复用DWDM系统，其中，波长范围为1528nm至1561nm，波长间隔是0.5-1.5nm；波长数量和白光单元数量相对应，具体为8路、12路或者16路。

优选的，所述主控制器具体为FPGA，则所述FPGA通过IIC总线自动配置时钟数据恢复电路CDR中的寄存器，调取速率配置表中的信息，按照 1.25Gbps-10.3125Gbps的速率配置寄存器。

优选的，在模块机械盒连接处，涂覆电磁屏蔽材料，通过在每一路彩光单元和/或时钟数据恢复电路上加EMC屏蔽笼，将电路板打地孔使电磁泄露导入接地端。

优选的，还包括线路信号监控的OSC单元，波长为1510nm，通过公共端口传输1510nm波长的监控光信号，光信号经过OSC单元转换为差分电信号，进入时钟数据恢复电路，整形输出，数据通过PHY芯片和Switch芯片，由网口进入网络终端。

第二方面，本发明还提供了一种C-RAN多路传输模块的电路的控制方法，使用如第一方面所述的C-RAN多路传输模块的电路，其中，电源延时控制单元包括多个开关子单元，所述开关单元的数量与所述彩光单元和/或白光单元的数量相对应，所述开关子单元包括CMOS 管，其源极连接电源接口，其栅极连接主控制器的控制接口，并且源极和栅极之间串联电阻R1，所述源极还连接电容C1 后接地；其源极加载输入电压Vin，其漏极输出电压Vout，所述电压Vout为白光单元或彩光单元的供电电压输出端口，控制方法包括：

当电源启动时，电源接口给电容C1充电，同时栅极和源极加载输入电压Vin，栅极是高电平，CMOS管处于截止状态；主控制器按照预设的时间间隔依次发送低电平使能信号到对应各白光单元和/或彩光单元的开关子单元的CMOS管栅极，使得CMOS管开启。

与现有技术相比，本发明的有益效果在于：

本发明对彩光单元和/或白光单元的上电时序进行精准控制，保证电源上电的稳定性，减小对芯片冲击损伤。

进一步，采用数字化技术自动配置寄存器，使模块每一路能自动适应速率，满足CPRI业务的多速率要求，应用范围更广；采用内部屏蔽和时钟数据恢复电路，提高传输距离和接收灵敏度。

【附图说明】

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本发明实施例提供的一种C-RAN多路传输模块的电路结构示意图；

图2是本发明实施例提供的一种C-RAN多路传输模块中的开关单元的结构示意图；

图3是本发明实施例提供的一种C-RAN多路传输模块的实例电路的结构示意图；

图4是本发明实施例提供的一种对应C-RAN多路传输模块的传输系统架构示意图；

图5是本发明实施例提供的一种时钟数据恢复电路的外围电路示意图。

【具体实施方式】

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明的描述中，术语“内”、“外”、“纵向”、“横向”、“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不应当理解为对本发明的限制。

在本发明各实施例中，符号“/”表示同时具有两种功能的含义，例如“第二进/出光口”表明该端口既可以进光也可以出光。而对于符号“A和/或B”则表明由该符号连接的前后对象之间的组合包括“A”、“B”、“A和B”三种情况，例如“背向散射光和/或反射光”，则表明其可以表达单独的“背向散射光”，单独的“反射光”，以及“背向散射光和反射光”三种含义中的任意之一。

通用公共无线电接口(Common Public Radio Interface，简写为：CPRI) 是通用公共无线电接口，定义了基站数据处理控制单元REC(Radio Equipment Control)与基站收发单元RE(Radio Equipment)之间的接口关系，其速率可以从 1.25Gbps、2.4576Gbps、6.144Gbps到10.3125Gbps。LTE上下行峰值速率和吞吐量与CPRI速率有关，根据应用场景和需求不同，需要设置不同的速率。目前该方案支持两种模式，手动设置速率模式和模块自适应速率模式。模块自适应速率模式是利用FPGA与时钟数据恢复电路通过IIC进行通讯，将配置表中的数据采用逐点扫描的方式，将速率写入寄存器中，完成数据配置。当配置的数据和CRPI速率相适应，模块单元可以接受到数据，表明速率配置成功。当下次重新启动或是上电时默认为当前速率配置。当FPGA通过检测传输数据来判断CPRI 速率是否发生变化，如果发生变化，则会重新配置速率。

此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

实施例1:

本发明实施例1提供了一种C-RAN多路传输模块的电路，如图1所示，包括多路不同波长的白光单元、电源延时控制单元、时钟数据恢复电路、多路不同波长的彩光单元、光解复用单元、主控制器和通讯单元，具体的：

所述多路不同波长的彩光单元和/或白光单元的各使能接口连接所述电源延时控制单元，所述电源延时控制单元还连接主控制器，用于在收到主控制器的控制指令后，电源延时控制单元按照预设时序控制每一路彩光单元和/或白光单元的上电时序；

所述彩光单元用于将接收自光解复用单元的光信号转换为电信号；

所述时钟数据恢复电路，用于将彩光单元传输过来的所述电信号重新整形恢复，所述数据再由所述多路不同波长的白光单元转换为光信号传输。

本发明实施例中各彩光单元和/或白光单元连接所述电源延时控制单元，电源延时控制单元还连接主控制器，用于在收到主控制器的控制指令后，利用精准延时电路控制每一路的上电时序，实现上电时电源输出不会出现过冲、欠冲和震荡，防止拉垮电源和损坏芯片。

在本发明实施例中，可以采用多路不同波长的彩光单元能自适应速率，每一路的传输距离可以达到40KM，接收灵敏度可以达到-24dBm。其中，彩光单元和白光单元之间通常是通过数据恢复电路(Clock and Data Recovery，简写为：CDR)完成对接，由于CDR本身是现有技术，因此，在本发明实施例中便不展开阐述了。

结合本发明实施例，存在一种优选的实现方案，其中，所述电源延时控制单元包括多个开关子单元，所述开关单元的数量与所述彩光单元和/或白光单元的数量相对应，并且，各开关子单元与主控制器相连，用于接收主控制器的延时控制指令；如图2所示，所述开关子单元包括CMOS 管，其源极连接电源接口，其栅极连接主控制器的控制接口，并且源极和栅极之间串联电阻R1，所述源极还连接电容C1后接地；其源极加载输入电压Vin，其漏极输出电压Vout，所述电压Vout为白光单元或彩光单元的供电电压输出端口。

对于上述CMOS管作为开关的实现方式，在所述CMOS管具体为耗尽型，给予具体操控方式的展示：

当电源启动时，电源接口给电容C1充电，同时栅极和源极加载输入电压Vin，栅极是高电平，CMOS管处于截止状态；主控制器(例如：主控制器中运行的是 FPGA程序)按照预设的时间间隔(例如：0.5秒)依次发送低电平使能信号到对应各白光单元和/或彩光单元的开关子单元(例如：白光单元和彩光单元的开关子单元各包括12个)的CMOS管栅极，使得CMOS管开启。其中，CMOS管栅极低电平有效，此时CMOS管开启。

在上述基于CMOS管作为开关的实现方式中，还给予了一套可行的实现参数，其中，R1的参数值为5-15KΩ，C1的参数值为0.5-2uF，所述预设的时间间隔为0.5-2s。基于上述一组可实现参数在具体使用过程中：电容C1充电，同时栅极和源极加载输入电压Vin，栅极是高电平，CMOS管处于截止状态，FPGA程序启动后，按照0.5秒的时间间隔依次发送使能信号到12路延时控制电路的CMOS 管栅极，低电平有效，此时CMOS管开启，漏极输出电压Vout,该电压即为彩光单元和/或白光单元的供电电压。电路中的电阻R1和C1是为了防止上电瞬间电压震荡，R1推荐选择10KΩ，C1推荐选择1uF。该方式使每一路彩光单元和白光单元上的电源依次供电，不但避免了电源同时开启造成电源震荡，损坏器件，同时防止电源会被瞬间的大电流冲击导致失效。该种电路结构不但能起到电源延时启动的作用，同时也可以起到与内部电路隔离的作用，减小内部器件的次生损伤，提供内部器件寿命。

在本发明实施例中，所述多路不同波长的白光单元具体应用于密集波分复用(Dense Wavelength Division Multiplexing，简写为：DWDM)系统，其中，波长范围为1528nm至1561nm，波长间隔是0.5-1.5nm；波长数量和白光单元数量相对应，具体为8路、12路或者16路。

在本发明实施例中，所述主控制器具体为FPGA，则所述FPGA通过IIC总线自动配置时钟数据恢复电路CDR中的寄存器，调取速率配置表中的信息，按照 1.25Gbps-10.3125Gbps的速率配置寄存器。因此，通过本发明实施例中的FPGA 启动后自动配置寄存器参数，使模块自适应业务速率，扩大CPRI业务传输速率范围。

在具体实现过程中，可以在模块机械盒连接处，涂覆电磁屏蔽材料，通过在每一路彩光单元和时钟数据恢复电路上加EMC屏蔽笼，将电路板打地孔使电磁泄露导入接地端，此时，模块的接收灵敏度平均提高了0.8db。

结合本发明实施例，还存在一种优选的实现方案，具体的，电路还包括线路信号监控的OSC单元，波长为1510nm，通过公共端口传输1510nm波长的监控光信号，光信号经过OSC单元转换为差分电信号，进入时钟数据恢复电路，整形输出，数据通过物理层(PhysicalLayer，简写为：PHY)芯片和Switch芯片，由网口进入网络终端。

实施例2:

本发明实施例1所述的电路可以应用于BBU侧和RRU侧C-RAN多路传输模块点对点解决方案中，如图4所示，两侧的CRAN模块均包括彩光单元、时钟数据恢复电路CDR、白光单元、电源延时控制单元、FPGA控制(即实施例1中的主控制器)和通讯单元(即图4中的LAN单元)。在BBU侧加载12路特定速率 CPRI业务的光信号，通过光纤进入10.3Gbps白光单元的光接收口，在白光单元内部转换为差分对电信号，从各白光单元的TX1传输进入数据延时恢复电路,经过数据整形恢复，差分对电信号再进入对应彩光模块的电信号接口RX2，在彩光模块内部电信号被转换为相同速率和特定波长的光信号，其中数据速率与CPRI 业务速率及CDR配置速率相关，波长与阵列波导光栅AWG及彩光单元中的激光发射器相关。同理，该过程是可逆的，即加载特定速率CPRI业务且特定波长的光信号，通过光纤进入彩光模块的光接收口，在彩光模块内部转换为电信号，从TX2经过CDR传输至白光单元的电信号接口RX1，在白光单元内部电信号被转换为相同速率和固定波长的光信号。依次类推，12路光信号通过以上方式实现白光信号和彩光信号之间相互转换。12路光信号转换为彩光信号后，经过AWG合波，输出的多波长信号在单根光纤中传输，从公共端口输出。如图4所示，将BBU侧的多路传输模块和RRU侧的多路传输模块对接，可以实现多波长CPRI 业务传输，多波长光信号到达RRU侧后，经过AWG，转换为12路彩光信号输出，每一路分别对应一个波长，每一路波长信号经过彩光单元后传输至白光单元，固定波长的白光信号传输至RRU，实现高容量业务传输。

如果后续需要继续扩容，本发明实施例的模块上面还预留了级联扩展端口，通过AWG实现RRU侧模块之间的级联，这种设计使得后续业务容量升级简单可操作。相较于传统的4路传输模块，该方式不但增加了几倍甚至上十倍的业务量，而且还节约了大量的传输光纤。本发明实施例中的波长范围与波分复用系统的分类相关，例如，如果是密集波分复用DWDM系统，波长范围为1528nm至 1561nm，波长间隔是0.8nm；波长数量则和业务容量需求相关，一般为4路波长，本发明实施例提供的多路传输模块多达12路并且后续可以扩容。

本发明实施例所提出的模块内部基本电路控制方法如下：

当光路接通后，开启电源，由于延时控制单元没有接收到FPGA的使能信号，通道处于关断状态。此时FPGA上电启动，和系统中的CPU进行握手通信， FPGA_PROG_B信号被拉低，FPGA收到握手命令后开始从FLASH芯片中加载程序，程序加载完成，返回一个DONE信号给系统CPU，说明FPGA程序成功加载。当程序加载成功后，FPGA通过使能信号和模拟开关控制电源延时电路，控制每一路的上电时序。待上电稳定后并有业务数据时，FPGA开始逐点自动配置时钟数据恢复电路的寄存器，直到速率配置成功，业务数据通讯正常。

如图2所示，该电路为本发明实施例中采用的一种电源延时控制电路，控制12路彩光单元和白光单元上电的时序，此时，需要配套的设置12组如图2 所示的控制电路。在默认情况下，当电源启动时，电容C1充电，同时栅极和源极加载输入电压Vin，栅极是高电平，CMOS管处于截止状态，FPGA程序启动后，利用FPGA的IO口输出作为多路模拟开关的输入，FPGA用内部计数的方式对外输出三个控制信号控制模拟开关通路的切换，将模拟开关的输入信号按照一定时序传输至12路延时控制电路的CMOS管栅极，低电平有效，此时CMOS管开启，漏极输出电压Vout,该电压即为彩光单元和白光单元的供电电压。电路中的电阻 R1和C1是为了防止上电瞬间电压震荡，R1推荐选择10KΩ，C1推荐选择1uF。该方式使每一路彩光单元和白光单元上的电源依次供电，不但避免了电源同时开启造成电源震荡，损坏器件，同时防止电源会被瞬间的大电流冲击导致失效。该种电路结构不但能起到电源延时启动的作用，同时也可以起到与内部电路隔离的作用，减小内部器件的次生损伤，提供内部器件寿命。

如图5所示，该图描述时钟数据恢复电路通过IIC与主设备FPGA进行通信，配置寄存器数据。在两对输入与输出的差分信号串入电容C4、C5、C6和C7，数值为1nF，起到隔离直流的作用，保证数据信号的稳定性。在传统设计中往往将该电路功能集成在激光器的驱动芯片中，数据延时恢复完成到白光单元有较长距离的走线，容易引起数据质量不稳定。此方案是在彩光模块和白光单元中间加入独立的时钟数据恢复电路，距离彩光单元和白光单元均较近，可以保证传输数据的稳定性。

当彩光单元和白光单元依次上电后，FPGA开始通过IIC总线自动配置时钟数据恢复电路CDR中的寄存器，调取速率配置表中的信息，按照1.25Gbps到 10.3125Gbps的速率配置寄存器，当所有速率配置完成后，时钟数据恢复电路可以正常工作，实现时钟数据的整形恢复。本发明实施例增加该电路的意义是能够增强电信号数据质量和稳定性，是每一路模块都能达到大动态范围和高接收灵敏度的指标。通过实验对比，如果模块中没有增加时钟数据恢复电路，模块的误码率会大大增高。速率配置完成后，给白光单元加CPRI业务信号，光信号经过10G白光单元转化为差分电信号，差分电信号进入时钟数据恢复电路，重新经过整形恢复，优化差分电信号质量。差分电信号整形恢复后，再进入彩光单元，彩光单元中加入了电吸收调制激光器(Electro Absorption Modulator，简写为：EML)收发驱动芯片，相比直接调制的DFB激光器，EML的传输特性和传输效果要比DFB激光器好，尤其在高频调制或长距离传输时更是如此。经过 EML后，差分电信号转换为调制光信号输出，进入AWG器件，12路合波后从公共端口传输。同理，当光信号由公共端口进入AWG器件，分波后进入相应波长的彩光单元，彩光单元中的光接收组件(Receiver Optical Subassembly，简写为：ROSA)采用雪崩光电管(Avalanche Photodiode，简写为：APD)光器件进行探测光信号，这种器件有利于接收弱光信号，提高接收灵敏度。APD将光信号转换为电信号，经过ROSA内部电路将电信号放大处理，进入收发驱动芯片，经过芯片内部均衡器调适，差分对电信号进入时钟数据恢复电路，重新经过整形恢复，恢复后的数据再进入白光单元，在白光单元内部，差分对电信号转换为调制光信号从发送端发出。整个过程形成了收发两条通路。模块中总共有12 路收发单元，每一路相对独立，可以同时加载12路业务。在本发明实施例中，除了12路业务通路，还增加了用于线路信号监控的OSC单元，波长为1510nm，光监控信号由公共端口上传和下载信息，经过AWG器件传输，光监控信号经过 OSC单元转换为差分电信号，进入时钟数据恢复电路，整形输出，数据通过PHY 芯片和Switch芯片，由系统网管采集数据。

模块内部和外部的通讯都是基于FPGA完成，通过28条LOCAL BUS总线采用数据和地址线复用的形式实现模块与外部系统的通讯，相对于目前市面上同类模块的串行总线，数据传输效率提高了上十倍；通过多对独立的IIC总线实现FPGA和彩光单元、时钟数据恢复电路、白光单元之间的通讯，该方式有利于并行处理数据量大各种告警监控信号和发送命令；通过SPI总线来加载FPGA程序和读取EERPOM中的信息。FPGA和内部单元的控制方式如下，通过FPGA的GPIO 端口模拟IIC，分别和每一路的彩光单元、白光单元、时钟数据恢复电路进行通讯，包括发送和接收命令。每一个单元上的硬件告警和使能管脚接到FPGA的 GPIO口，FPGA实时读取所有管脚的电平状态，并且存在寄存器中，外部系统CPU 通过LOCAL BUS线来读取相应寄存器中的信息来获取每一个管脚状态，并将该信息上报网管系统。同理，网管系统控制模块内部也是通过LOCAL BUS给FPGA 发命令，FPGA通过透传的方式将命令转发至每一个单元。

模块中的12路单元均可以传输10G以上的业务，电磁干扰会影响模块的接收灵敏度指标，因此对电磁屏蔽要求很高。在模块机械盒连接处，涂覆电磁屏蔽材料，通过在每一路彩光单元和时钟数据恢复电路上加EMC屏蔽笼，将电路板打地孔使电磁泄露导入大地，通过这些措施可以起到空间和物理屏蔽作用，减小各路信号之间的串扰，增强高速传输信号质量。采取该措施后，模块的接收灵敏度平均提高了0.8db。

实验证明：通过此方法可以实现12路集成自适应速率的多路传输模块，通过FPGA并行控制，控制方式简单效率高。

实施例3：

本发明还提供了一种C-RAN多路传输模块的电路的控制方法，使用如实施例1或者实施例2所述的C-RAN多路传输模块的电路，其中，电源延时控制单元包括多个开关子单元，所述开关单元的数量与所述彩光单元和/或白光单元的数量相对应，所述开关子单元包括CMOS 管，如图2所示，其源极连接电源接口，其栅极连接主控制器的控制接口，并且源极和栅极之间串联电阻R1，所述源极还连接电容C1后接地；其源极加载输入电压Vin，其漏极输出电压Vout，所述电压Vout为白光单元或彩光单元的供电电压输出端口，控制方法包括：

当电源启动时，电源接口给电容C1充电，同时栅极和源极加载输入电压Vin，栅极是高电平，CMOS管处于截止状态；主控制器按照预设的时间间隔依次发送低电平使能信号到对应各白光单元和/或彩光单元的开关子单元的CMOS管栅极，使得CMOS管开启。

其中，在具体实现过程中，除了采用预设的时间间隔依次发送低电平使能信号到对应各白光单元和/或彩光单元的开关子单元的CMOS管栅极外，还可以根据频率特性，选择与工作频率匹配的白光单元和/或彩光单元，给予相应CMOS 管栅极外使能信号。即存在一种实现方案，需要有选择性的打开对应的白光单元和彩光单元。

本发明实施例对彩光单元和/或白光单元的上电时序进行精准控制，保证电源上电的稳定性，减小对芯片冲击损伤。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种C-RAN多路传输模块的电路，其特征在于，包括多路不同波长的白光单元、电源延时控制单元、时钟数据恢复电路、多路不同波长的彩光单元、光解复用单元、主控制器和通讯单元，具体的：

所述多路不同波长的彩光单元和/或白光单元的各使能接口连接所述电源延时控制单元，所述电源延时控制单元还连接主控制器，用于在收到主控制器的控制指令后，电源延时控制单元按照预设时序控制每一路彩光单元和/或白光单元的上电时序；

所述彩光单元用于将接收自光解复用单元的光信号转换为电信号；

所述时钟数据恢复电路，用于将彩光单元传输过来的所述电信号重新整形恢复，所述电信号重新整形恢复后再由所述多路不同波长的白光单元转换为光信号传输；

所述电源延时控制单元包括多个开关子单元，所述开关子单元的数量与所述彩光单元和/或白光单元的数量相对应，并且，各开关子单元与主控制器相连，用于接收主控制器的延时控制指令；

所述开关子单元包括CMOS 管，其源极连接电源接口，其栅极连接主控制器的控制接口，并且源极和栅极之间串联电阻R1，所述源极还连接电容C1后接地；其源极加载输入电压Vin，其漏极输出电压Vout，所述电压Vout为白光单元或彩光单元的供电电压输出端口；

其中，所述主控制器具体为FPGA，所述FPGA通过使能信号和模拟开关控制电源延时控制单元，控制每一路的上电时序；待上电稳定后并有业务数据时，FPGA开始逐点自动配置时钟数据恢复电路的寄存器，直到速率配置成功，业务数据通讯正常。

2.根据权利要求1所述的C-RAN多路传输模块的电路，其特征在于，所述CMOS管具体为耗尽型，则具体的：

当电源启动时，电源接口给电容C1充电，同时栅极和源极加载输入电压Vin，栅极是高电平，CMOS管处于截止状态；主控制器按照预设的时间间隔依次发送低电平使能信号到对应各白光单元和/或彩光单元的开关子单元的CMOS管栅极，使得CMOS管开启。

3.根据权利要求2所述的C-RAN多路传输模块的电路，其特征在于，R1的参数值为5-15KΩ，C1的参数值为0.5-2uF，所述预设的时间间隔为0.5-2s。

4.根据权利要求1-3任一所述的C-RAN多路传输模块的电路，其特征在于：所述多路不同波长的白光单元具体应用于密集波分复用DWDM系统，其中，波长范围为1528nm至1561nm，波长间隔是0.5-1.5nm；波长数量和白光单元数量相对应，具体为8路、12路或者16路。

5.根据权利要求1所述的C-RAN多路传输模块的电路，其特征在于，所述FPGA通过IIC总线自动配置时钟数据恢复电路CDR中的寄存器，调取速率配置表中的信息，按照1.25Gbps-10.3125Gbps的速率配置寄存器。

6.根据权利要求1所述的C-RAN多路传输模块的电路，其特征在于：在模块机械盒连接处，涂覆电磁屏蔽材料，通过在每一路彩光单元和/或时钟数据恢复电路上加EMC屏蔽笼，将电路板打地孔使电磁泄露导入接地端。

7.根据权利要求1所述的C-RAN多路传输模块的电路，其特征在于，还包括线路信号监控的OSC单元，波长为1510nm，通过公共端口传输1510nm波长的监控光信号，光信号经过OSC单元转换为差分电信号，进入时钟数据恢复电路，整形输出，数据通过PHY芯片和Switch芯片，由网口进入网络终端。

8.一种C-RAN多路传输模块的电路的控制方法，其特征在于，使用如权利要求1-7任一所述的C-RAN多路传输模块的电路，其中，电源延时控制单元包括多个开关子单元，所述开关子单元的数量与所述彩光单元和/或白光单元的数量相对应，所述开关子单元包括CMOS管，其源极连接电源接口，其栅极连接主控制器的控制接口，并且源极和栅极之间串联电阻R1，所述源极还连接电容C1后接地；其源极加载输入电压Vin，其漏极输出电压Vout，所述电压Vout为白光单元或彩光单元的供电电压输出端口，控制方法包括：

当电源启动时，电源接口给电容C1充电，同时栅极和源极加载输入电压Vin，栅极是高电平，CMOS管处于截止状态；主控制器按照预设的时间间隔依次发送低电平使能信号到对应各白光单元和/或彩光单元的开关子单元的CMOS管栅极，使得CMOS管开启。

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