CN108090018A - 数据交换方法及系统 - Google Patents

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Abstract

本发明实施例提供一种数据交换方法及系统。所述方法应用于数据交换系统，该数据交换系统包括CPU、FPGA以及内存，所述内存包括队列缓存区以及数据缓存区，所述队列缓存区存储有描述符队列；在CPU与FPGA之间的数据交换过程中，CPU和FPGA的其中一个作为发送方，另一个作为接收方，所述方法包括：在所述数据交换过程中，所述发送方查询所述描述符队列的描述符，当描述符的值表示发送方当前可写数据时，写入数据至数据缓存区的指定地址空间内，并将描述符的值更新为表示可读；所述接收方查询所述描述符队列的描述符，当描述符的值表示接收方当前可读数据时，从所述数据缓存区的指定地址空间内读取相应的数据，并将描述符的值更新为表示可写。

Description

数据交换方法及系统
技术领域
本发明涉及通信技术领域，具体而言，涉及一种数据交换方法及系统。
背景技术
在网络数据处理系统中，CPU和FPGA均是不可或缺的重要组成部分，他们参与各种类型的数据处理的功能的实现。为了达到较佳的数据处理效率，CPU和FPGA需要分工合作，做自己最擅长的那部分数据处理工作。所以CPU和FPGA之间的数据高速交换变得越来越重要，成为直接影响网络数据处理系统效率和性能的关键技术之一。因此，一种有效地在CPU和FPGA之间进行数据交换的方法是迫切需求的。
发明内容
有鉴于此，本发明实施例的目的在于提供一种数据交换方法及系统。
本发明实施例提供的一种数据交换方法，应用于数据交换系统，该数据交换系统包括CPU、FPGA以及内存，所述内存包括队列缓存区以及数据缓存区，所述队列缓存区存储有描述符队列，所述描述符队列中包括描述符；在CPU与FPGA之间的数据交换过程中，CPU和FPGA的其中一个作为发送方，另一个作为接收方，所述方法包括：
在所述数据交换过程中，所述发送方查询所述描述符队列的描述符，当描述符的值表示发送方当前可写数据时，写入数据至数据缓存区的指定地址空间内，并将描述符的值更新为表示可读；
所述接收方查询所述描述符队列的描述符，当描述符的值表示接收方当前可读数据时，从所述数据缓存区的指定地址空间内读取相应的数据，并将描述符的值更新为表示可写。
优选地，所述FPGA通过直接存储器存取通道查询所述第一描述符队列中的描述符；
所述CPU通过主存控制器查询所述第二描述符队列中的描述符。
优选地，所述描述符队列包括第一描述符队列和第二描述符队列，其中，当所述FPGA作为发送方时，所述发送方查询的描述符队列为所述第一描述符队列，当所述CPU作为发送方时，所述发送方查询的描述符队列为所述第二描述符队列。
优选地，所述描述符队列中的每个描述符对应一个地址空间，所述发送方向所述数据缓存区写入数据时，将数据写入所述描述符对应的地址空间；所述接收方从所述缓存区读取数据时，从所述描述符对应的地址空间中读取数据。
优选地，所述第一描述符队列中的描述符的地址空间连续；
所述第二描述符队列中的描述符的地址空间连续。
优选地，所述第一描述符队列的数量与所述CPU的内核数量相同；所述第二描述符队列的数量与所述CPU的内核数量相同。
本发明实施例还提供一种数据交换系统，所述数据交换系统包括：CPU、FPGA及内存；
所述内存包括队列缓存区以及数据缓存区，所述队列缓存区存储有描述符队列，所述描述符队列中包括描述符；在CPU与FPGA之间的数据交换过程中，CPU和FPGA的其中一个作为发送方，另一个作为接收方；
在所述数据交换过程中，所述发送方查询所述描述符队列的描述符，当描述符的值表示发送方当前可写数据时，写入数据至数据缓存区的指定地址空间内，并将描述符的值更新为表示可读；
所述接收方查询所述描述符队列的描述符，当描述符的值表示接收方当前可读数据时，从所述数据缓存区的指定地址空间内读取相应的数据，并将描述符的值更新为表示可写。
优选地，所述描述符队列包括第一描述符队列和第二描述符队列，其中，当所述FPGA作为发送方时，所述发送方查询的描述符队列为所述第一描述符队列，当所述CPU作为发送方时，所述发送方查询的描述符队列为所述第二描述符队列。
优选地，所述FPGA通过直接存储器存取通道查询所述第一描述符队列中的描述符；
所述CPU通过主存控制器查询所述第二描述符队列中的描述符。
优选地，所述FPGA与所述CPU过种高速串行计算机扩展总线标准接口连接。
优选地，所述第一描述符队列中的描述符的地址空间连续；
所述第二描述符队列中的描述符的地址空间连续。
优选地，所述描述符队列中的每个描述符对应一个地址空间，所述发送方向所述数据缓存区写入数据时，将数据写入所述描述符对应的地址空间；所述接收方从所述缓存区读取数据时，从所述描述符对应的地址空间中读取数据。
优选地，所述第一描述符队列的数量与所述CPU的内核数量相同；所述第二描述符队列的数量与所述CPU的内核数量相同。
与现有技术相比，本发明实施例的数据交换方法及系统，通过在内存中存储所述描述符队列，在所述CPU和FPGA中任意一方作为发送方时，通过访问所述描述符队列中的描述符以判断是否可向所述描述符对应的地址空间写入数据，所述CPU和FPGA中任意一方作为接收方时，也通过访问所述描述符队列中的描述符以判断是否可读取所述描述符对应的地址空间的数据，从而实现CPU与FPGA之间有序地交换数据。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明较佳实施例提供的数据交换系统的交互的示意图。
图2为本发明较佳实施例提供的数据交换系统的内存的分配示意图。
图3为本发明实施例中数据交换系统的描述符的指针的管理方式示意图。
图4为本发明较佳实施例提供的数据交换方法的流程图。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
本发明实施例提供一种数据交换系统，如图1所示，所述数据交换系统包括：CPU100(Central Processing Unit，中央处理器)、FPGA200(Field－Programmable GateArray，现场可编程门阵列)及内存300。
本实施例中，所述数据交换系统可安装并运行在一电子终端中，所述电子终端可以是个人电脑(personal computer，PC)、平板电脑、智能手机、个人数字助理(personaldigital assistant，PDA)等。所述数据交换系统也可以安装并运行在服务器中，所述服务器可以是网络服务器、数据库服务器等。
在一种实施方式中，如图1所示，所述CPU100可包括处理器核110、第一PCIE(peripheral component interconnect express)接口120及主存控制器130。其中，CPU100的处理器核110可以是单核或者多核。所述CPU100的处理器核110通过所述主存控制器130访问所述内存300，进一步地，从所述内存300中查询所述描述符队列中的描述符。
在一种实施方式中，如图1所示，所述FPGA200包括第二PCIE(peripheralcomponent interconnect express)接口210及DMA(直接存储器访问)模块220。所述CPU100与FPGA200通过第一PCIE接口110和第二PCIE接口210实现CPU100和FPGA200之间连接。所述FPGA200通过所述DMA通道访问所述内存300。也可以理解成，所述FPGA200通过所述DMA模块220经过第二PCIE接口210访问所述内存300，进一步地，从所述内存300中查询所述描述符队列中的描述符。
所述内存300可以是DDR(Double Data Rate SDRAM，双倍速率内存)。
本实施例中，如图2所示，所述内存300包括队列缓存区310以及数据缓存区320，所述队列缓存区310存储有描述符队列，所述描述符队列中包括描述符。
在CPU100与FPGA200之间的数据交换过程中，CPU100和FPGA200的其中一个作为发送方，另一个作为接收方。在所述数据交换过程中，所述发送方查询所述描述符队列的描述符，当描述符的值表示发送方当前可写数据时，写入数据至数据缓存区320的指定地址空间内，并将描述符的值更新为表示可读。所述接收方查询所述描述符队列的描述符，当描述符的值表示接收方当前可读数据时，从所述数据缓存区320的指定地址空间内读取相应的数据，并将描述符的值更新为表示可写。
如图3所示，由FPGA200向CPU100方向进行数据传输时，由FPGA200管理描述符的写指针，每写一个数据报文到所述描述符对应的地址空间时，写指针加1。由CPU100管理描述符的读指针，每从所述描述符对应的地址空间读出一个数据报文，读指针加1。
由CPU100向FPGA200方向进行数据传输时，由CPU100管理描述符的写指针，每写一个数据报文到所述描述符对应的地址空间时，写指针加1。由FPGA200管理描述符的读指针，每从所述描述符对应的地址空间读出一个数据报文，读指针加1。
本实施例中，每个描述符的可包括多个字段。所述描述符中的字段可以包括表示所述描述符对应的地址空间，所述描述符的当前状态等。在一个实例中，所述描述符可包括以下字段：ADDRESS：报文缓存物理起始地址；LENGTH：当片报文缓存中报文的长度；EOP：当片报文是否报文的最后一片；DD：描述符指示,1：描述符可读，0：描述符可写。若一个报文使用多片缓存，需要将多片的长度累加起来计算报文的总长度。可以知道的是，字段ADDRESS和字段LENGTH可以唯一确定一个地址空间。
在一种实施方式中，请再次参阅图2，所述描述符队列包括第一描述符队列和第二描述符队列，其中，当所述FPGA作为发送方时，所述发送方查询的描述符队列为所述第一描述符队列，当所述CPU作为发送方时，所述发送方查询的描述符队列为所述第二描述符队列。
本实施例中，所述第一描述符队列和第二描述符队列的数量不作限定。在一个实例中，所述第一描述符队列和第二描述符队列的数量均可以与所述CPU100的内核数量匹配。例如，当所述CPU100的内核数量为十六时，所述内存中可存储有十六个第一描述符队列和第二描述符队列。如图2所示，图中示出了十六个第一描述符队列和十六个第二描述符队列。第一描述符队列分别为队列0、队列1…队列15。每个描述符队列还可以包括多个描述符。图中以每个描述符队列包括4096个描述符为例。
本实施例中，所述第一描述符队列中的描述符的地址空间连续；所述第二描述符队列中的描述符的地址空间连续。所述第一描述符队列内描述符空间的地址连续，使CPU100和FPGA200一次读取多个描述符，提高访问效率。
本实施例中，所述描述符队列中的每个描述符对应一个地址空间，所述发送方向所述数据缓存区写入数据时，将数据写入所述描述符对应的地址空间；所述接收方从所述缓存区读取数据时，从所述描述符对应的地址空间中读取数据。每一个描述符对应的地址空间的大小由系统配置合适的大小。
下面在通过一个实例详细描述FPGA200向CPU100方向进行数据传输的流程。其中，描述符的字段DD表示描述符指示，当DD的值为1描述符可读，当DD的值0描述符可写。
首先，所述FPGA200通过DMA通道采用轮询的方式查询所述第一描述符队列的描述符的字段DD的值是否为0；其次，当查询到一描述符的字段DD的值为0时，所述FPGA200通过DMA通道写数据到描述符对应的内存地址空间；再次，所述FPGA200通过DMA通道更新描述符的字段DD的值，将所述描述符的字段DD的值更新为1；再次，CPU100采用轮询的方式查询队列描述符的字段DD的值是否为1；再次，当查询到一描述符的字段DD的值为1时，CPU100读取描述符对应的内存地址空间的数据；最后，CPU100读完数据后将所述描述符的字段DD的值更新为0。
下面在通过一个实例详细描述CPU100向FPGA200方向进行数据传输的流程。其中，描述符的字段DD表示描述符指示，当DD的值为1描述符可读，当DD的值0描述符可写。
首先，所述CPU100采用轮询的方式查询所述第二描述符队列的描述符的字段DD的值是否为0；其次，当查询到一描述符的字段DD的值为0时，所述CPU100写数据到描述符对应的内存地址空间；再次，CPU100更新描述符的字段DD的值，将所述描述符的字段DD的值更新为1；再次，FPGA200通过DMA通道采用轮询的方式查询队列描述符的字段DD的值是否为1；再次，当查询到一描述符的字段DD的值为1时，FPGA200采用DMA通道读取描述符对应的内存地址空间的数据；最后，FPGA200读完数据后，通过DMA通道将所述描述符的字段DD的值更新为0。
其中，轮询表示由处理器依次向描述符队列发出询问，依序询问每一个队列是否可用，可用及使用当前队列，当前队列使用结束后，再问下一个描述符队列，接着不断周而复始。
根据本发明实施例的数据交换系统，通过在内存中存储所述描述符队列，在所述CPU和FPGA中任意一方作为发送方时，通过访问所述描述符队列中的描述符以判断是否可向所述描述符对应的地址空间写入数据，所述CPU和FPGA中任意一方作为接收方时，也通过访问所述描述符队列中的描述符以判断是否可读取所述描述符对应的地址空间的数据，从而实现CPU与FPGA之间有序地交换数据。
请参阅图4，是本发明较佳实施例提供的应用于图1所示的数据交换系统的数据交换方法的流程图。下面将对图4所示的具体流程进行详细阐述。
步骤S101，发送方查询所述描述符队列的描述符。
步骤S102，当描述符的值表示发送方当前可写数据时，所述发送方写入数据至数据缓存区的指定地址空间内。
步骤S103，所述发送方将描述符的值更新为表示可读。
步骤S104，接收方查询所述描述符队列的描述符。
步骤S105，当描述符的值表示接收方当前可读数据时，所述接收方从所述数据缓存区的指定地址空间内读取相应的数据。
步骤S106，所述接收方将描述符的值更新为表示可写。
本实施例中，所述描述符队列包括第一描述符队列和第二描述符队列，其中，当所述FPGA作为发送方时，所述发送方查询的描述符队列为所述第一描述符队列，当所述CPU作为发送方时，所述发送方查询的描述符队列为所述第二描述符队列。
在一种实施方式中，所述FPGA通过直接存储器存取通道查询所述第一描述符队列中的描述符；所述CPU通过主存控制器查询所述第二描述符队列中的描述符。
本实施例中，所述描述符队列中的每个描述符对应一个地址空间，所述发送方向所述数据缓存区写入数据时，将数据写入所述描述符对应的地址空间；所述接收方从所述缓存区读取数据时，从所述描述符对应的地址空间中读取数据。
本实施例中，所述第一描述符队列中的描述符的地址空间连续；所述第二描述符队列中的描述符的地址空间连续。
本实施例中，所述第一描述符队列的数量与所述CPU的内核数量相同；所述第二描述符队列的数量与所述CPU的内核数量相同。
根据本发明实施例的数据交换方法，通过在内存中存储所述描述符队列，在所述CPU和FPGA中任意一方作为发送方时，通过访问所述描述符队列中的描述符以判断是否可向所述描述符对应的地址空间写入数据，所述CPU和FPGA中任意一方作为接收方时，也通过访问所述描述符队列中的描述符以判断是否可读取所述描述符对应的地址空间的数据，从而实现CPU与FPGA之间有序地交换数据。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更新和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种数据交换方法，应用于数据交换系统，该数据交换系统包括CPU、FPGA以及内存，其特征在于，所述内存包括队列缓存区以及数据缓存区，所述队列缓存区存储有描述符队列，所述描述符队列中包括描述符；在CPU与FPGA之间的数据交换过程中，CPU和FPGA的其中一个作为发送方，另一个作为接收方，所述方法包括：
在所述数据交换过程中，所述发送方查询所述描述符队列的描述符，当描述符的值表示发送方当前可写数据时，写入数据至数据缓存区的指定地址空间内，并将描述符的值更新为表示可读；
所述接收方查询所述描述符队列的描述符，当描述符的值表示接收方当前可读数据时，从所述数据缓存区的指定地址空间内读取相应的数据，并将描述符的值更新为表示可写。
2.如权利要求1所述的数据交换方法，其特征在于，所述描述符队列包括第一描述符队列和第二描述符队列，其中，当所述FPGA作为发送方时，所述发送方查询的描述符队列为所述第一描述符队列，当所述CPU作为发送方时，所述发送方查询的描述符队列为所述第二描述符队列。
3.如权利要求2所述的数据交换方法，其特征在于，所述FPGA通过直接存储器存取通道查询所述第一描述符队列中的描述符；
所述CPU通过主存控制器查询所述第二描述符队列中的描述符。
4.如权利要求2所述的数据交换方法，其特征在于，所述第一描述符队列中的描述符的地址空间连续；
所述第二描述符队列中的描述符的地址空间连续。
5.如权利要求1所述的数据交换方法，其特征在于，所述描述符队列中的每个描述符对应一个地址空间，所述发送方向所述数据缓存区写入数据时，将数据写入所述描述符对应的地址空间；所述接收方从所述缓存区读取数据时，从所述描述符对应的地址空间中读取数据。
6.一种数据交换系统，其特征在于，所述数据交换系统包括：CPU、FPGA及内存；
所述内存包括队列缓存区以及数据缓存区，所述队列缓存区存储有描述符队列，所述描述符队列中包括描述符；在CPU与FPGA之间的数据交换过程中，CPU和FPGA的其中一个作为发送方，另一个作为接收方；
在所述数据交换过程中，所述发送方查询所述描述符队列的描述符，当描述符的值表示发送方当前可写数据时，写入数据至数据缓存区的指定地址空间内，并将描述符的值更新为表示可读；
所述接收方查询所述描述符队列的描述符，当描述符的值表示接收方当前可读数据时，从所述数据缓存区的指定地址空间内读取相应的数据，并将描述符的值更新为表示可写。
7.如权利要求6所述的数据交换系统，其特征在于，所述描述符队列包括第一描述符队列和第二描述符队列，其中，当所述FPGA作为发送方时，所述发送方查询的描述符队列为所述第一描述符队列，当所述CPU作为发送方时，所述发送方查询的描述符队列为所述第二描述符队列。
8.如权利要求7所述的数据交换系统，其特征在于，所述FPGA通过直接存储器存取通道查询所述第一描述符队列中的描述符；
所述CPU通过主存控制器查询所述第二描述符队列中的描述符。
9.如权利要求7所述的数据交换系统，其特征在于，所述FPGA与所述CPU过种高速串行计算机扩展总线标准接口连接。
10.如权利要求7所述的数据交换系统，其特征在于，所述第一描述符队列中的描述符的地址空间连续；
所述第二描述符队列中的描述符的地址空间连续。
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