CN108011690B - 具有整合型实体编码与前向错误校正子层的以太网络物理层装置 - Google Patents

具有整合型实体编码与前向错误校正子层的以太网络物理层装置 Download PDF

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Abstract

本发明所揭示为具有整合型实体编码与前向错误校正子层的以太网络物理层装置(例如：收发器、接收器及传送器)。各物理层装置包括实体编码子层(PCS)、前向错误校正子层(FEC)及(多个)整合功能块。各整合功能块于某数目的时钟周期止住PCS及FEC内部分数据路径(例如：部分传送器(TX)数据路径或部分接收器(RX)数据路径)中的数据流，以便对通过FEC内该部分的数据路径中所含有的数据处理器(例如：码字标示(CWM)插入器或CWM移除器)处理该数据流进行补偿。使用此(等)整合功能块，PCS及FEC中便不需要冗余组件，由此降低潜时、成本及芯片面积耗用。另外还揭示相关联的方法。

Description

具有整合型实体编码与前向错误校正子层的以太网络物理层 装置
技术领域
本发明涉及一种以太网络物理层装置，并且更具体地说，涉及一种具有整合型实体编码与前向错误校正子层的以太网络物理层装置。
背景技术
开放系统互连(OSI)模型对网络链接应用中的通讯功能进行特性分析及标准化。无论是那一种网络链接技术，此OSI模型都具有下列数层：物理层、数据链路层、网络层、传输层、交谈层、表示层及应用层。“以太网络”系指一系列举例而言，常在局域网络(LAN)及都会局域网络(MAN)中使用的网络链接技术。不同的以太网络网络链接技术是通过以太网络讯框传送率(例如：以千兆位/秒(Gb/s)为单位)所界定，这些不同的以太网络网络链接技术受电机电子工程师学会(IEEE)802标准下不同的小节所管理。无论如何，不同的以太网络网络链接技术将会具有相同的OSI模型层。也就是说，以上所参考的此等OSI模型层将会在各不同以太网络网络链接技术中呈现。然而，取决于所论的以太网络网络链接技术，特定OSI模型层(例如：物理层)的架构可能改变，并且希望加以改善(例如：降低潜时、成本及/或芯片面积耗用)。
发明内容
本文中所揭示为具有整合型实体编码与前向错误校正子层的以太网络物理层装置(例如：收发器、接收器及传送器)。各物理层装置可包括实体编码子层(PCS)、前向错误校正子层(FEC)及(多个)整合功能块。各整合功能块可于某数目的时钟周期(clock cycle)止住PCS及FEC内部分数据路径(例如：部分传送器(TX)数据路径或部分接收器(RX)数据路径)中的数据流，以便对通过FEC内该部分的数据路径中所含有的数据处理器(例如：码字标示(CWM)插入器或CWM移除器)处理该数据流进行补偿。使用此(等)整合功能块，PCS及FEC中便不需要冗余组件，由此降低潜时、成本及芯片面积耗用。本文中另外还揭示相关联的方法。
更具体地说，本文中所揭示为一种以太网络物理层装置(例如：收发器、接收器或传送器)的具体实施例。此物理层装置可具有多个子层，包括但不限于实体编码子层(PCS)及前向错误校正子层(FEC)。至少一条数据路径(例如：传送器(TX)数据路径及/或接收器(RX)数据路径)可跨PCS与FEC延展。此物理层装置还可具有整合PCS及FEC的一或多个整合功能块。具体而言，各整合功能块可与FEC内一部分数据路径中的数据处理器连通，并且于某数目的时钟周期，止住PCS及FEC内此等部分的数据路径中的数据流，以便对通过此数据处理器处理此数据流进行补偿。
所揭示的一项特定具体实施例为以太网络物理层收发器。此收发器可具有多个子层，包括但不限于实体编码子层(PCS)及前向错误校正子层(FEC)。此收发器还可具有传送器(TX)侧及接收器(RX)侧以及位在各侧跨PCS及FEC延展的数据路径(即TX数据路径及RX数据路径)。此收发器还可具有一对实体编码子层与前向错误校正子层整合功能块。此对整合功能块可兼含将此收发器的传送器(TX)侧的PCS及FEC整合的第一整合功能块、以及将此收发器的收发器(RX)侧的PCS及FEC整合的第二整合功能块。第一整合功能块可与FEC内一部分TX数据路径中的码字标示(CWM)插入器连通，并且于第一数目的时钟周期，止住PCS及FEC内此等部分的TX数据路径中的TX数据流，以便对通过CWM插入器将CWM插入TX数据流进行补偿。第二整合功能块可与具有FEC的一部分RX数据路径中的CWM移除器连通，并且于第二数目的时钟周期，止住PCS及FEC内部分RX数据路径中的RX数据流，用以对通过CWM移除器将CWM从RX数据流移除进行补偿。
本文中还揭示一种操作以太网络物理层装置(例如：收发器、传送器或接收器)的方法的具体实施例。本方法可包括提供物理层装置，如以上所述。具体而言，此物理层装置可具有多个子层，包括但不限于实体编码子层(PCS)及前向错误校正子层(FEC)。至少一条数据路径(例如：传送器(TX)数据路径及/或接收器(RX)数据路径)可跨PCS与FEC延展。此物理层装置还可具有整合PCS及FEC的至少一个整合功能块。本方法还可包括通过该整合功能块，于某数目的时钟周期止住该PCS及该FEC内部分数据路径的数据流，以便在该FEC内的该部分数据路径中对通过数据处理器处理该数据流进行补偿。
附图说明
本发明将会参照图式经由以下详细说明而更加让人了解，此等图式不必然按照比例绘制，其中：
图1为绘示物理层装置的多个子层的示意图；
图2为绘示物理层装置中实体编码与前向错误校正子层离散架构的示意图；
图3为绘示物理层装置中实体编码与前向错误校正子层整合架构的示意图；
图4为绘示例示性TX数据路径控制器的示意图；
图5为绘示例示性CWM插入补偿逻辑的示意图；
图6为绘示例示性RX数据路径控制器的示意图；
图7为绘示例示性CWM移除补偿逻辑的示意图；以及
图8为绘示物理层装置操作方法的流程图。
具体实施方式
如上所述，开放系统互连(OSI)模型对网络链接应用中的通讯功能进行特性分析及标准化。无论是那一种网络链接技术，此OSI模型都具有下列数层：物理层、数据链路层、网络层、传输层、交谈层、表示层及应用层。“以太网络”系指一系列举例而言，常在局域网络(LAN)及都会局域网络(MAN)中使用的网络链接技术。不同的以太网络网络链接技术是通过以太网络讯框传送率(例如：以千兆位/秒(Gb/s)为单位)所界定，这些不同的以太网络网络链接技术受电机电子工程师学会(IEEE)802标准下不同的小节所管理。无论如何，不同的以太网络网络链接技术将会具有相同的OSI模型层。也就是说，以上所参考的此等OSI模型层将会在各不同以太网络网络链接技术中呈现。然而，取决于所论的以太网络网络链接技术，特定OSI模型层的架构可能改变，并且希望加以改善(例如：降低潜时、成本及/或芯片面积耗用)。
举例而言，任何给定以太网络网络链接技术中的物理层将会包括用来通过实体媒体(例如：收发器或传送器及接收器)传送及接收比特流的(多个)以太网络物理层装置。如图1所示，物理层装置(PHYS)130将会具有多个子层，包括实体编码子层(PCS)131、前向错误校正子层(FEC)132、实体媒体附接子层(PMA)133以及实体媒体相依子层(PMD)134。PCS 131位于物理层130的顶端，并且可通过媒体独立接口(MI I)120连结至数据链路层110的媒体访问控制子层(MAC)113。在PHYS 130内，PCS 131可通过FEC 132连结至PMA 133。PMA 133可进一步连结至PMD 134，其通过媒体相依接口(MDI)140与实体媒体150连通。
图2为绘示可用于一部分200物理层装置中，尤其是25Gb/s以太网络网络链接技术里一部分物理层收发器中的实体编码子层(PCS)210及前向错误校正子层(FEC)250的例示性架构。此物理层收发器的FEC 250可以是李德-所罗门(RS)FEC，并且依据用于25Gb/s以太网络网络链接技术的IEEE标准802.3byD3.2，FEC 250可在传送器(TX)数据路径291里包括码字标示(CWM)插入器255。CWM插入器255可将CWM插入通过FEC 250里此部分TX数据路径291的TX数据流，以便侦检数据封包边界。此FEC 250亦可在接收器(RX)数据路径292里包括码字标示(CWM)移除器275。CWM移除器275可将CWM从通过此部分具有FEC 250的RX数据路径292的RX数据流移除。在这种情况下，FEC 250中亦包括附加组件以容许适当的CWM插入及移除，并且对于此CWM插入及移除所造成的额外负担进行补偿。
更具体地说，从数据链路层的MAC的频率域传送至PCS 210的数据链路层的TX数据流进入PCS 210里的此部分TX数据路径291。PCS 210里此部分TX数据路径291至少可包括TX时钟补偿逻辑211及编码扰码器212(例如：64b/66b编码扰码器)。TX时钟补偿逻辑211与外部先进先出(FIFO)逻辑201组合后，可处理TX数据流以补偿MAC与PCS频率域之间的频率变异。编码扰码器212可接着编码TX数据流以改善传送特性并扰码TX数据流。举例而言具有66b宽度讯框的TX数据流在经过编码并扰码后，可予以输出至FEC 250里的此部分TX数据路径291。
自PCS 210接收TX数据流的FEC 250里此部分TX数据路径291可包括标准FEC组件。举例而言，此部分TX数据路径291可包括编解码器254(例如：256/257编解码器与4x66/264GB)、李德-所罗门(RS)编码器256以及齿轮箱257(例如：260/32齿轮箱)。然而，如上所述，此部分TX数据路径291亦可包括CWM插入器255、以及用于对CWM插入所造成的额外负担进行补偿的附加组件。具体而言，FEC 250内此部分TX数据路径291亦可包括译码解扰器251、CWM插入补偿逻辑252、编码扰码器253以及CWM插入器255。译码解扰器251可译码并解扰自PCS 210的编码扰码器212接收的TX数据流，以便容许通过CWM补偿逻辑252处理TX数据流。CWM插入补偿逻辑252可延迟(或止住)TX数据流一给定数目的时钟周期，视需要，用以补偿CWM插入器255下游所进行的CWM插入。在通过CWM插入补偿逻辑252处理后，编码扰码器253可再次地编码并扰码TX数据流。此TX数据流一旦经过再次编码并解扰，便可通过编解码器254来转码。多个位块(例如：4个66位块)在转码期间，举例而言，可转换成单一位块(例如：单一257位块)。CWM接着通过CWM插入器255予以插入TX数据流，接着可通过RS编码器256进行编码以产生140位元同位检查用于在RX侧进行错误校正，而产生的讯串可通过齿轮箱257制作成齿轮箱而输出至PMA。所属技术领域中具有通常知识者将认识的是，齿轮箱是一种使用多任务处理、解多任务处理及/或推移操作将数据流从一层的输出映射至另一层的输入(反之亦然)的逻辑功能或装置，其中输入与输出信道宽度及列速率不可均匀分割。因此，举例而言，从齿轮箱257输出至PMA里此部分TX数据路径291的TX数据流可具有32b宽度讯框。
在相同的物理层装置中，可通过FEC 250里的一部分RX数据路径292自PMA接收RX数据流(例如：具有32b宽度讯框)。
FEC 250里的此部分RX数据路径292可包括标准FEC组件。举例而言，此部分RX数据路径292可包括CWM同步器278、齿轮箱277(例如：32/280齿轮箱)、李德-所罗门(RS)译码器276以及编解码器274(例如：256/257编解码器&264/4x66GB)。如上所述，此部分RX数据路径292亦可包括CWM移除器275以及对于CWM移除所造成的额外负担进行补偿的附加组件。具体而言，FEC 250内此部分RX数据路径292亦可包括CWM移除器275、译码解扰器273、CWM移除补偿逻辑272以及编码扰码器271。CWM同步器278可自PMA接收RX数据流，并且可识别出自数据流的CWM以(在本文中称为同步化的程序中)制作与5280位码字对准的已接收数据。齿轮箱277可将此已接收RX数据流制作成齿轮箱(例如：以使得其具有66b宽度讯框)。RS译码器276可译码此RX数据流以提供符号错误校正。CWM移除器275可从RS侧数据流移除任何CWM，并且在从此RX数据流移除此等CWM之后，编解码器274可转码此RX数据流。单一位块(例如：单一257位块)在转码期间举例而言，可转换成多个位块(例如：4个66位块)。因此，这时候，此RX数据流将会具有66位宽度讯框。译码解扰器273可译码并解扰此RX数据流，以便容许通过CWM移除补偿逻辑272处理此RX数据流。CWM移除补偿逻辑272可延迟(或止住)RX数据流一给定数目的时钟周期，视需要，用以补偿CWM移除器275上游所进行的CWM移除。在通过CWM移除补偿逻辑272处理后，编码扰码器271可再次地编码并扰码此RX数据流。此RX数据流一旦经过再次编码并解扰，便可予以输出至具有PCS 210的一部分RX数据路径292。
自FEC 250的编码扰码器271接收此RX数据流的PCS 210内此部分RX数据路径292至少可包括译码解扰器232(例如：64b/66b译码解扰器)及RX时钟补偿逻辑231。译码解扰器232可解码并解扰此RS侧数据流。接着，RX时钟补偿逻辑231与外部先进先出(FIFO)逻辑202组合后，可处理此RX数据流以补偿PCS的频率域与接收此RX数据流输出的数据链路层其MAC的频率域之间的频域变异。
在本发明中，得以改善，尤其是整合，物理层装置内PCS及FEC的架构，以便降低潜时、成本及/或芯片面积耗用。具体而言，本文中所揭示为具有整合型实体编码与前向错误校正子层的以太网络物理层装置(例如：收发器、接收器及传送器)。各物理层装置可包括实体编码子层(PCS)、前向错误校正子层(FEC)及(多个)整合功能块。各整合功能块可于某数目的时钟周期止住PCS及FEC内部分数据路径(例如：部分传送器(TX)数据路径或部分接收器(RX)数据路径)中的数据流，以便对通过FEC内该部分的数据路径中所含有的数据处理器(例如：码字标示(CWM)插入器或CWM移除器)处理该数据流进行补偿。使用此(等)整合功能块，PCS及FEC中便不需要冗余组件，由此降低潜时、成本及芯片面积耗用。本文中另外还揭示相关联的方法。
在本文中所揭示的具体实施例中，此以太网络物理层装置举例而言，可以是收发器。替代地，此以太网络物理层装置可以是离散传送器或离散接收器。无论如何，此以太网络物理层装置将会具有多个子层，包括实体编码子层(PCS)、前向错误校正子层(FEC)、实体媒体附接子层(PMA)以及实体媒体相依子层(PMD)。
图3为绘示25Gb/s以太网络网络链接技术里，可用于一部分300物理层装置中的实体编码子层(PCS)310及前向错误校正子层(FEC)350的整合架构。为了说明，所示物理层装置为具有传送器(TX)侧及接收器(RX)侧的收发器。应了解的是，替代地，此TX及此RX可以是离散组件。无论如何，此部分300物理层装置可包括PCS 310及FEC 350。一或多条数据路径(例如：TX数据路径391及/或RX数据路径392)可跨PCS 310及FEC 350延展。此部分300物理层装置还可具有一或多个用于整合PCS 310及FEC 350的整合功能块381至382。应了解的是，整合功能块的数目将会对应于数据路径的数目，并且将会取决于此装置是否为传送器、接收器或收发器。
各整合功能块381或382可与PCS及FEC连通并且可操作性连接。具体而言，各整合功能块381或382可与FEC 350内一部分数据路径中的数据处理器连通，并且于某数目的时钟周期，止住PCS 310及FEC 350内此等部分的数据路径391或392中的数据流，以便对通过此数据处理器处理此数据流进行补偿。举例而言，至于传送器(TX)或收发器的TX侧，整合功能块381可与数据处理器连通，尤其是与FEC 350内一部分TX数据路径391中的码字标示(CWM)插入器355连通，并且于某数目的时钟周期，止住此等部分TX数据路径391中的TX数据流，以便对CWM插入器355处理此TX数据流(亦即对于将CWM插入此TX数据流)进行补偿。至于接收器(RX)或收发器的RX侧，整合功能块382可与数据处理器连通，尤其是与FEC 350内一部分RX数据路径392中的CWM移除器375连通，并且于某数目的时钟周期，止住PCS 310及FEC350两者内部分RX数据路径392中的RX数据流，以便对通过CWM移除器375处理RX数据流(亦即对于自此RX数据流移除CWM)进行补偿。
更具体地说，请参阅图3，FEC 350可以是李德-所罗门FEC并且可在TX数据路径391内包括码字标示(CWM)插入器355。为了侦检数据封包边界，CWM插入器355可将CWM插入通过FEC 350内此部分TX数据路径391的TX数据流。此FEC 350亦可在RX数据路径392里包括码字标示(CWM)移除器375。CWM移除器375可将CWM从通过此部分具有FEC 350的RX数据路径392的RX数据流移除。如下文更详细论述的是，对于CWM插入及移除所造成的额外负担进行补偿是通过整合功能块381及382来提供，而不是通过将附加组件(例如：请参阅上述附加组件251、252及253)并入FEC 350来提供。
于此收发器的TX侧(或若适用的话，在传送器中)，自数据链路层的MAC的频率域传送至PCS 310的频率域的TX数据流进入PCS 310内的此部分TX数据路径391。PCS 310里此部分TX数据路径391至少可包括TX时钟补偿逻辑311及编码扰码器312(例如：64b/66b编码扰码器)。TX时钟补偿逻辑311与外部先进先出(FIFO)逻辑301组合后，可处理接收自此MAC的TX数据流，以便补偿MAC与PCS频率域之间的频率变异。编码扰码器312可接着编码TX数据流以改善传送特性并扰码TX数据流。举例而言具有66b宽度讯框的TX数据流在经过编码并扰码后，可予以输出至FEC 350里的此部分TX数据路径391。
FEC 350内此部分TX数据路径391可包括编解码器354(例如：256/257编解码器与4x66/264GB)、CWM插入器355、李德-所罗门(RS)编码器356以及齿轮箱357(例如：260/32齿轮箱)。此TX数据流可通过FEC 350中的编解码器354接收自PCS 310中的编码扰码器312。编解码器354可转码此TX数据流。多个位块(例如：4个66位块)在转码期间，举例而言，可转换成单一位块(例如：单一257位块)。接着可通过CWM插入器355将CWM插入此TX数据流，可通过RS编码器356进行编码以产生用于在RX侧进行错误校正的140位元同位检查，并且可在将此TX数据流输出至PMA前，先通过齿轮箱357进行齿轮箱的制作。如上所述，齿轮箱是一种使用多任务处理、解多任务处理及/或推移操作将数据流从一层的输出映射至另一层的输入(反之亦然)的逻辑功能或装置，其中输入与输出信道宽度及列速率不可均匀分割。因此，举例而言，从齿轮箱357输出至PMA的TX数据流可具有32b宽度讯框。
如上所述，对于通过FEC 350的CWM插入器355插入CWM进行的补偿并非通过将组件加入FEC 350来提供。反而，整合功能块381内的组件造成PCS 310及FEC 350两者中此等部分TX数据路径391内的TX数据流于第一数目的时钟周期止住，尤其是于充分数目的频率止住，用以对通过FEC 350内此部分TX数据路径391中的CWM插入器355插入CWM进行补偿。具体而言，整合功能块381可包括可操作性连接至TX时钟补偿逻辑311并且亦与外部FIFO控制逻辑301连通的CWM插入补偿逻辑352。整合功能块381还可包括TX数据路径控制器393，其与PCS 310及FEC 350两者内TX数据路径391中的CWM插入补偿逻辑352、CWM插入器355及其它传送器组件连通并且可操作性连接，包括FEC 350内的编解码器354、及PCS 310内的编码扰码器312。
图4为绘示例示性TX数据路径控制器393的示意图，可将其并入图3的整合功能块381。请搭配图3参阅图4，在操作时，TX数据路径控制器393可从CWM插入器355接收CWM_INSERTION信341。此
CWM_INSERTION信号341可指出已将CWM型样插入此TX数据流。基于CWM_INSERTION信号341，TX数据路径控制器393可判定TX数据流应予以止住期间的时钟周期数目。具体而言，TX数据路径控制器393可包括计数器401(即缓存器(REG_0))。此计数器401举例而言，可通过FEC 350内的管理资输入/输出(MDIO)(请参阅RS-FEC MDIO 360)来设定，并且响应于CWM_INSERTION信号341，可计数应该止住此数据流的周期数，以便补偿此CWM插入(请参阅HALT_CYCLES信号402)。TX数据路径控制器393接着可产生并且将指出此时钟周期数目的TX_DATA_HALT信号342传送至CWM插入补偿逻辑352、编码扰码器312及编解码器354。一收到TX_DATA_HALT信号342，并且响应于此信号，CWM插入补偿逻辑352、编码扰码器312及编解码器354各将于此指出数目的时钟周期止住所有其各自的逻辑操作。因此，此TX数据流在PCS310及FEC 350两者中的部分TX数据路径391里遭到止住，由此对于通过CWM插入器355将CWM插入此TX数据流所需的处理时间进行补偿。
除了上述组件以外，若有必要，TX数据路径控制器393还可包括容许TX_DATA_HALT信号342所指出的周期数随着计数器401所设定的计数(亦即随着HALT_CYCLES信号402)而增加的组件。举例而言，TX_DATA_VALID信号343可通过TX数据路径控制器393接收自CWM插入补偿逻辑352。此TX_DATA_VALID信号343将会指出下文有更详细论述的TX数据输出控制信号305是否有效。TX_DATA_VALID 343的解声明(de-assertion)若与TX_DATA_HALT信号342的声明(assertion)重迭，则再一个TX_DATA_HALT信号342声明周期的补偿变为有必要，而且CNT_INC信号403系用于指出有必要增加此周期数。
图5为绘示例示性CWM插入补偿逻辑352的示意图，可将其并入图3的整合功能块381。请搭配图3及4参阅图5，在操作时，CWM插入补偿逻辑352可接收来自TX数据路径控制器393的TX_DATA_HALT信号342、以及来自外部TX FIFO控制逻辑301的信号303至304。基于TX_DATA_HALT信号342及信号303至304，CWM插入补偿逻辑352可产生并且传送TX数据输出控制信号305至TX时钟补偿逻辑311。此TX数据输出控制信号305可视需要，在未冻结CWM插入补偿逻辑352时，令TX时钟补偿逻辑311对MAC与PCS频率域之间的频域变异进行补偿。更具体地说，CWM插入补偿逻辑352举例而言，可包括36bit x8depth FIFO及其它控制逻辑。TX_FIFO_POP信号303及TX_RDATA_P1[71:0]信号304可通过CWM插入补偿逻辑352接收自外部FIFO控制逻辑301。再者，TX_DATA_HALT信号342可通过CWM插入补偿逻辑352接收自TX数据路径控制器393以指出CWM是否插入数据流。在CWM插入补偿逻辑352内，“删除(Delete)”块可用于判断是否可删除任何闲置字组以补偿CWM插入所造成的速率偏差。“wr_ptr”块及“shift contr”可用于管理FIFO的指标。“Data_val”块可用于产生TX_DATA_VALID信号343。TX_DATA_VALID信号343可用于指出TX数据输出控制信号305(即CMC_TX_RDATA_P1_OUT[71:0])是否有效，并且可予以输出至TX数据路径控制器393。在操作时，送至“删除”块的FEC_EEE_EN信号361若已声明，则亦可删除低功率闲置字组以提供速率补偿。CWM插入补偿逻辑352的输出可包括控制TX时钟补偿逻辑311的TX数据输出控制信号305(即CMC_TX_RDATA_P1_OUT[71:0])及
CMC_TX_DATA_VAL_OUT信号362。
于此收发器的RX侧(或若适用的话，在接收器中)，可通过FEC 350内的一部分RX数据路径392自PMA接收RX数据流(例如：具有32b宽度讯框)。FEC 350内的此部分RX数据路径392可包括CWM同步器378、齿轮箱377(例如：32/280齿轮箱)、李德-所罗门(RS)译码器376、CWM移除器375以及编解码器374(例如：256/257转码&264/4x66GB)。CWM同步器378可自PMA接收RX数据流，并且可识别出自数据流的CWM以(在本文中称为同步化的程序中)制作与5280位码字对准的已接收数据。齿轮箱377可将此已接收RX数据流制作成齿轮箱(例如：以使得其具有66b宽度讯框)。RS译码器376可译码此RX数据流以提供符号错误校正。CWM移除器375可从RX数据流移除任何CWM，并且在从此RX数据流移除此等CWM之后，编解码器374可转码此RX数据流。单一位块(例如：单一257位块)在转码期间举例而言，可转换成多个位块(例如：4个66位块)。因此，这时候，此RX数据流将会具有66位宽度讯框。
自FEC 350的编解码器374接收此RX数据流的PCS 310内此部分RX数据路径392至少可包括译码解扰器332(例如：64b/66b译码解扰器)及RX时钟补偿逻辑331。译码解扰器332可解码并解扰此RS侧数据流。接着，RX时钟补偿逻辑331与外部先进先出(FIFO)逻辑302组合后，可处理此RX数据流以补偿PCS 310的频率域与接收此RX数据流输出的数据链路层其MAC的频率域之间的频域变异。
对于CWM移除器375移除CWM进行的补偿并非通过将组件加入FEC 350来提供。反而，整合功能块382内的组件造成PCS 310及FEC 350两者中此等部分RX数据路径392内的RX数据流于第二数目的时钟周期止住，尤其是于充分数目的频率止住，用以对通过FEC 350内此部分RX数据路径392中的CWM移除器375移除CWM进行补偿。具体而言，整合功能块382可包括可操作性连接至RX时钟补偿逻辑331并且亦与外部FIFO控制逻辑302连通的CWM移除补偿逻辑372。整合功能块382还可包括RX数据路径控制器394，其与PCS 310及FEC 350两者内RX数据路径392中的CWM移除补偿逻辑372、CWM移除器375及其它接收器组件连通并且可操作性连接，包括FEC 350内的编解码器374、及PCS 310内的解码解扰器332。
图6为绘示例示性RX数据路径控制器394的示意图，可将其并入图3的整合功能块382。请搭配图3参阅图6，在操作时，RX数据路径控制器394可从CWM移除器375接收CWM_REMOVAL信345。此CWM_REMOVAL信号345可指出已将CWM型样从此RX数据流移除。基于CWM_REMOVAL信号345，RX数据路径控制器394可判定RX数据流应予以止住期间的时钟周期数目。具体而言，RX数据路径控制器394可包括计数器601(即缓存器(REG_0))。此计数器601举例而言，可通过FEC 350内的管理资输入/输出(MDIO)(请参阅RS-FEC MDIO 360)来设定，并且响应于CWM_REMOVAL信号345，可计数应该止住此数据流的周期数，以便补偿此CWM移除(请参阅HALT_CYCLES信号602)。RX数据路径控制器394接着可产生并且将指出此时钟周期数目的RX_DATA_HALT信号346传送至CWM移除补偿逻辑372、译码解扰器332及编解码器374。一收到RX-DATA-HALT信号346，并且响应于此信号，CWM移除补偿逻辑372、译码解扰器332及编解码器374各将于此指出数目的时钟周期止住所有其各自的逻辑操作。因此，此RX数据流在PCS 310及FEC 350两者中的部分RX数据路径392里遭到止住，由此对于通过CWM移除器375将CWM从此RX数据流移除所需的处理时间进行补偿。
除了上述组件以外，若有必要，RX数据路径控制器394还可包括容许RX_DATA_HALT信号345所指出的周期数随着计数器601所设定的计数(亦即随着HALT_CYCLES信号602)而增加的附加组件。举例而言，RX_DATA_VALID信号347可通过RX数据路径控制器394接收自CWM移除补偿逻辑372。此RX_DATA_VALID信号347将会指出下文有更详细论述的RX数据输出控制信号308是否有效。RX_DATA_VALID 347的解声明若与RX_DATA_HALT信号345的声明重迭，则再一个RX_DATA_HALT信号345声明周期的补偿变为有必要，而且CNT_INC信号603系用于指出有必要增加此周期数。
图7为绘示例示性CWM移除补偿逻辑372的示意图，可将其并入图3的整合功能块382。请搭配图3及6参阅图7，在操作时，CWM移除补偿逻辑372可接收来自RX数据路径控制器394的RX_DATA_HALT信号345、以及来自外部RX FIFO控制逻辑302的信号306至307。基于RX_DATA_HALT信号345及信号306至307，CWM移除补偿逻辑372可产生并且传送RX数据输出控制信号308(即CMC_RX_WDATA_P1_OUT[71:0])至RX时钟补偿逻辑331。此RX数据输出控制信号308可视需要，在未冻结CWM移除补偿逻辑372时，令RX时钟补偿逻辑331对MAC与PCS频率域之间的频域变异进行补偿。更具体地说，CWM移除补偿逻辑372举例而言，亦可包括36bit x8depth FIFO及其它控制逻辑。PCS_RX_WE_P1信号306及PCS_RX_WDATA_P1[71:0]信号307可通过CWM移除补偿逻辑372接收自外部FIFO控制逻辑302。再者，RX_DATA_HALT信号345可通过CWM移除补偿逻辑372接收自RX数据路径控制器394。RX_DATA_HALT信号346可指出此(等)CWM已通过CWM移除器375自此数据流移除。在CWM移除补偿逻辑352内，“删除(Delete)”块可用于判断是否可删除任何闲置字组以补偿CWM插入所造成的速率偏差。“wr_ptr”块及“shift contr”可用于管理FIFO的指标。“Data_val”块可用于产生RX_DATA_VALID信号347，其系输出至RX数据路径控制器394。RX_DATA_VALID信号347可用于指出RX数据输出控制信号308(即CMC_RX_WDATA_P1_OUT[71:0])是否有效。在操作时，送至“插入”块的EEE_EN信号362若已声明，则亦可插入低功率闲置字组以提供速率补偿。CWM移除补偿逻辑372的输出可包括RX数据输出控制信号308(即CMC_RX_WDATA_P1_OUT[71:0])及CMC_RX_WE_P1信号，其控制PCS310内的RX时钟补偿逻辑331以确保此RX数据流遭到止住(亦即，延迟)，视需要而定。
本文中还揭示一种操作以太网络物理层装置(例如：收发器、传送器(TX)或接收器(RX))的方法的具体实施例。请参阅图8的流程图，在本方法中，可提供以太网络物理层装置(801)。举例而言，如上面的详细论述，此以太网络物理层装置可以是传送器、接收器或收发器(例如：如图3所示)。具体而言，此物理层装置可具有多个组件，包括但不限于实体编码子层(PCS)310、前向错误校正子层(FEC)350、以及与PCS 310及FEC 350两者连通并且可操作性连接的至少一个整合功能块381及/或382，由此整合PCS 310及FEC 350。
在本方法中，可在具有FEC 350的一部分数据路径中于数据流上进行数据处理。举例而言，至于TX或收发器的TX侧，可通过FEC 350内一部分TX数据路径391中的码字标示(CWM插入器355将码字标示(CWM)插入TX数据流。至于RX或收发器的RX侧，可通过FEC 350内一部分RX数据路径392中的CWM移除器375自RX数据流移除CWM。
本方法可于步骤802(803)，还包括在此PCS及此FEC内的此等部分数据路径中，使用整合功能块于某数目的周期止住此数据流，以便补偿对于此处理进行补偿。举例而言，至于TX或收发器的TX侧，整合功能块381可与FEC 350内此部分TX数据路径391中的码字标示(CWM)插入器355连通，并且可在PCS 310及FEC 350内的此等部分TX数据路径391中于某数目的周期止住此TX数据流，以便对通过CWM插入器355将CWM插入此TX数据流进行补偿。至于RX或收发器的RX侧，整合功能块382可与FEC 350内此部分RX数据路径392中的CWM移除器375连通，并且可在PCS 310及FEC 350内的此等部分RX数据路径392中于某数目的周期止住此RX数据流，以便对通过CWM移除器375将CWM自此RX数据流移除进行补偿。
更具体地说，于此收发器的TX侧(或若适用的话，在TX中)，自数据链路层的MAC的频率域传送至PCS 310的频率域的TX数据流可进入PCS 310内的此部分TX数据路径391。此TX数据流可在PCS 310内，经受频率补偿(例如：通过TX时钟补偿逻辑)、以及编码与扰码(例如：通过编码扰码器312)。此TX数据流在经过编码并扰码后，可予以输出至FEC 350里的此部分TX数据路径391。此TX数据流可在FEC 350内，经受转码(例如：通过编解码器354)、步骤802的CWM插入(例如：通过CWM插入器355)、编码(例如：通过RS编码器356)以及制作成齿轮箱(例如：通过齿轮箱357)。制作成齿轮箱后，可将此TX数据流输出至PMA。于步骤802对于通过FEC 350的CWM插入器355插入CWM进行的补偿并非通过将组件加入FEC 350来提供。反而，整合功能块381的组件在PCS 310及FEC 350内此等部分的TX数据路径391中于某数目的周期止住此TX数据流，用以于步骤803补偿先前于步骤802所进行的CWM插入。
具体而言，请搭配下文详述的图4及5参阅图3，于步骤802，本方法可包括接收处理信号(例如：CWM_INSERTION信号341)。此CWM_INSERTION信号341可通过整合功能块381的TX数据路径控制器393接收自FEC 350中此部分TX数据路径391里的数据处理器(例如：CWM插入器355)。基于CWM_INSERTION信号341，可通过TX数据路径控制器393来判定为了补偿此CWM插入而要止住此TX数据路径中TX数据流期间的周期数。接着，可产生指出此周期数的TX_DATA_HALT信号342，并且予以传送至整合功能块381内的处理补偿逻辑(例如：CWM插入补偿逻辑352)、PCS 310内的编码扰码器312、以及FEC 350内的编解码器354。作为响应，CWM插入补偿逻辑352、编码扰码器312及编解码器354各于此指出数目的时钟周期止住所有其各自的逻辑操作。因此，此TX数据流在PCS 310及FEC 350两者中的部分TX数据路径391里遭到止住，由此对于通过CWM插入器355将CWM插入此TX数据流所需的处理时间进行补偿。
于收发器的RX侧(或若适用的话，在RX中)，自PMA传送至FEC 350的RX数据流可进入FEC 350内的此部分RX数据路径392。此RX数据流可在FEC 350内经受同步化(例如：通过CWM同步器378)、制作成齿轮箱(例如：通过齿轮箱377以使得其具有66b宽度讯框)、符号错误校正(例如：RS译码器376)、自RS侧数据流移除CWM(例如：通过CWM移除器375)、以及转码(例如：通过编解码器274)。转码后，可将此RX数据流输出至PCS 310内此部分的RX数据路径392。此RX数据流可在PCS 310内经受解码与解扰(例如：通过译码解扰器273)及频率变异补偿(例如：通过RX时钟补偿逻辑331)。于步骤802对于FEC 350的CWM移除器375移除CWM进行的补偿并不通过加入FEC 350的组件来提供。反而，整合功能块382内的组件令PCS 310内的RX时钟补偿逻辑331于步骤803，对先前在步骤802进行的CWM删除进行补偿。
具体而言，请搭配下文详述的图6及7参阅图3，于步骤802，本方法可包括接收处理信号(例如：CWM_INSERTION信号341)。此CWM_INSERTION信号341可通过整合功能块381的TX数据路径控制器393接收自FEC 350中此部分TX数据路径391里的数据处理器(例如：CWM插入器355)。基于CWM_INSERTION信号345，可通过RX数据路径控制器394来判定为了补偿此CWM移除而要止住此RX数据路径中RX数据流期间的周期数。接着，可产生指出此周期数的RX_DATA_HALT信号346，并且予以传送至整合功能块382内的处理补偿逻辑(例如：CWM移除补偿逻辑372)、PCS 310内的译码解扰器332、以及FEC 350内的编解码器374。作为响应，CWM移除补偿逻辑372、译码解扰器332及编解码器374各于此指出数目的时钟周期止住所有其各自的逻辑操作。因此，此RX数据流在PCS 310及FEC 350两者中的部分RX数据路径392里遭到止住，由此对于通过CWM移除器375将CWM从此RX数据流移除所需的处理时间进行补偿。
本方法如以上所述，系用于制造集成电路芯片。产生的集成电路芯片可由制造商以裸晶圆形式(也就是说，作为具有多个未封装芯片的单一晶圆)、当作裸晶粒、或以封装形式来配送。在后例中，芯片乃嵌装于单芯片封装(例如：塑料载体，有导线黏贴至主板或其它更高层次载体)中、或多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。无论如何，芯片接着与其它芯片、离散电路组件、及/或其它信号处理装置整合，作为(a)诸如主板的中间产品或(b)最终产品的部分。最终产品可以是任何包括集成电路芯片的产品，范围涵盖玩具及其它具有显示器、键盘或其它输入设备的低阶应用至进阶计算机产品、以及中央处理器。
应了解的是本文中使用的术语乃是为了说明所揭示的装置及方法，并且用意不在于限制。举例而言，单数形的“一”(及其变形)及“该”于本文中使用时，用意在于同样包括复数形，除非内容另有清楚指示。另外，“包含”及/或“包括”(及其变形)等词于本文中使用时，指明所述特征、整体、步骤、操作、组件及/或组件的存在，但并未排除一或多个其它特征、整体、步骤、操作、组件、组件及/或其群组的存在或新增。再者，诸如“右”、“左”、“垂直”、“水平”、“顶端”、“底端”、“上”、“下”、“底下”、“下面”、“下层”、“上方”、“上层”、“平行”、“垂直”等用语用意在于说明此等用语在图式中取向及绘示时的相对位置(除非另有所指)，而“触及”、“上”、“直接接触”、“毗连”、“直接相邻于”等用语用意在于指出至少一个组件实体接触另一组件(此等所述组件之间没有用其它组件来分隔)。下面权利要求中所有手段或步骤加上功能组件的对应结构、材料、动作及均等者用意在于包括结合如具体主张的其它主张专利权的组件进行任何结构、材料或动作。
本发明的各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对于所属技术领域中具有通常知识者将会显而易知，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良、或让所属技术领域中具有通常知识者能够理解本文中所揭示的具体实施例而选择。
以上所揭示为具有整合型实体编码与前向错误校正子层的以太网络物理层装置(例如：收发器、接收器及传送器)。各物理层装置可包括实体编码子层(PCS)、前向错误校正子层(FEC)及(多个)整合功能块。各整合功能块可于某数目的时钟周期止住PCS及FEC内部分数据路径(例如：部分传送器(TX)数据路径或部分接收器(RX)数据路径)中的数据流，以便对通过FEC内该部分的数据路径中所含有的数据处理器(例如：码字标示(CWM)插入器或CWM移除器)处理该数据流进行补偿。使用此(等)整合功能块，PCS及FEC中便不需要冗余组件，由此降低潜时、成本及芯片面积耗用。以上另外还揭示相关联的方法。

Claims (20)

1.一种物理层装置，其包含：
实体编码子层；
前向错误校正子层；以及
整合功能块，与该实体编码子层直接连通并且可操作性连接，而且还与该前向错误校正子层直接连通并且可操作性连接，该整合功能块于一数目的时钟周期止住该实体编码子层及该前向错误校正子层两者内部分数据路径的数据流，以便在该前向错误校正子层内的一部分该数据路径中通过数据处理器处理该数据流进行补偿，其中，该整合功能块根据自该数据处理器接收的处理信号判定该数目的时钟周期。
2.如权利要求1所述的物理层装置，该整合功能块包含：
处理补偿逻辑，可操作性连接至该实体编码子层内一部分该数据路径中的时钟补偿逻辑；以及
数据路径控制器，与该实体编码子层及该前向错误校正子层两者内该数据路径中的该数据处理器、该处理补偿逻辑及其它组件连通，该数据路径控制器进行以下步骤：
自该数据处理器接收该处理信号；
基于该处理信号，判定该数据路径中该数据流要予以止住期间的该数目的时钟周期；以及
产生并且传送数据止住信号至该处理补偿逻辑及所述其它组件，该数据止住信号指出该数目的时钟周期。
3.如权利要求2所述的物理层装置，该处理补偿逻辑及所述其它组件自该数据路径控制器接收该数据止住信号，并且响应于该数据止住信号，于指出的该数目的时钟周期止住所有功能。
4.如权利要求1所述的物理层装置，该数据路径为传送器数据路径，并且该数据处理器为码字标示插入器，该码字标示插入器将码字标示插入该数据流以容许侦检数据封包边界。
5.如权利要求1所述的物理层装置，该数据路径为接收器数据路径，并且该数据处理器为码字标示移除器，该码字标示移除器将码字标示从该数据流移除。
6.如权利要求1所述的物理层装置，其中，该物理层装置包含传送器、接收器及收发器其中至少一者。
7.一种物理层收发器，其包含：
实体编码子层；
前向错误校正子层；以及
一对实体编码子层与前向错误校正子层整合功能块，其包含：
第一整合功能块，与该实体编码子层直接连通并且可操作性连接，而且还与该前向错误校正子层直接连通并且可操作性连接，该第一整合功能块于第一数目的时钟周期，止住该实体编码子层及该前向错误校正子层两者内部分传送器数据路径中的传送器数据流，以便通过码字标示插入器将码字标示插入该传送器数据流进行补偿，该码字标示插入器位于该前向错误校正子层内的该传送器数据路径的一部分，其中，该第一整合功能块根据自该码字标示插入器的码字标示插入信号判定该第一数目的时钟周期；以及
第二整合功能块，与该实体编码子层直接连通并且可操作性连接，而且还与该前向错误校正子层直接连通并且可操作性连接，该第二整合功能块于第二数目的时钟周期，止住该实体编码子层及该前向错误校正子层两者内部分接收器数据路径中的接收器数据流，以便通过码字标示移除器将码字标示从该接收器数据流移除进行补偿，该码字标示移除器位于该前向错误校正子层内的该接收器数据路径的一部分，其中，该第二整合功能块根据自该码字标示移除器的码字标示移除信号判定该第二数目的时钟周期。
8.如权利要求7所述的物理层收发器，该第一整合功能块包含：
码字标示插入补偿逻辑，可操作性连接至该实体编码子层内一部分该传送器数据路径中的传送器时钟补偿逻辑；以及
传送器数据路径控制器，与该码字标示插入器、该码字标示插入补偿逻辑以及该实体编码子层和该前向错误校正子层两者内的该传送器数据路径中的其它传送器组件连通，该传送器数据路径控制器进行以下步骤：
自该码字标示插入器接收该码字标示插入信号；
基于该码字标示插入信号，判定该传送器数据流要予以止住期间的该第一数目的时钟周期；以及
产生并且传送传送器数据止住信号至该码字标示插入补偿逻辑及所述其它传送器组件，该传送器数据止住信号指出该第一数目的时钟周期。
9.如权利要求8所述的物理层收发器，该码字标示插入补偿逻辑及所述其它传送器组件自该传送器数据路径控制器接收该传送器数据止住信号，并且响应于该传送器数据止住信号，于指出的该第一数目的时钟周期止住所有功能。
10.如权利要求8所述的物理层收发器，该码字标示插入器将码字标示插入该传送器数据流以容许侦检数据封包边界。
11.如权利要求7所述的物理层收发器，该第二整合功能块包含：
码字标示移除补偿逻辑，可操作性连接至该实体编码子层内一部分该接收器数据路径中的接收器时钟补偿逻辑；以及
接收器数据路径控制器，与该码字标示移除器、该码字标示移除补偿逻辑以及该实体编码子层和该前向错误校正子层两者内的该接收器数据路径中的其它接收器组件连通，该接收器数据路径控制器进行以下步骤：
自该码字标示移除器接收该码字标示移除信号；
基于该码字标示移除信号，判定该接收器数据流要予以止住期间的该第二数目的时钟周期；以及
产生并且传送接收器数据止住信号至该码字标示移除补偿逻辑及所述其它接收器组件，该接收器数据止住信号指出该第二数目的时钟周期。
12.如权利要求11所述的物理层收发器，该码字标示移除补偿逻辑及所述其它接收器组件自该接收器数据路径控制器接收该接收器数据止住信号，并且响应于该接收器数据止住信号，于指出的该第二数目的时钟周期止住所有功能。
13.如权利要求8所述的物理层收发器，所述其它传送器组件包含：
编码扰码器，在该实体编码子层内该部分的该传送器数据路径里，该编码扰码器通过媒体独立接口接收该传送器数据流，并且编码并扰码该传送器数据流；以及
编解码器，在该前向错误校正子层内该部分的该传送器数据路径里，该编解码器在该编码与该扰码后直接自该编码扰码器接收该传送器数据流，转码该传送器数据流，并在该转码后对该码字标示插入器提供该传送器数据流。
14.如权利要求11所述的物理层收发器，所述其它接收器组件包含：
译码解扰器，在该实体编码子层内该部分的该接收器数据路径中；以及
编解码器，在该前向错误校正子层内该部分的该接收器数据路径中，
该编解码器在移除任何码字标示后直接自该码字标示移除器接收该接收器数据流，转码该接收器数据流，并且在该转码后对该译码解扰器提供该接收器数据流，以及
该译码解扰器译码并解扰该接收器数据流，在该译码与该解扰后，输出该接收器数据流至媒体独立接口。
15.一种操作物理层装置的方法，该方法包含：
提供该物理层装置，其具有实体编码子层、前向错误校正子层、及与该实体编码子层直接连通并且可操作性连接的整合功能块而且与该前向错误校正子层直接连通并且可操作性连接的整合功能块；以及
通过该整合功能块，于一数目的时钟周期止住该实体编码子层及该前向错误校正子层两者内部分数据路径的数据流，以便在该前向错误校正子层内的一部分该数据路径中通过数据处理器处理该数据流进行补偿，其中，该整合功能块根据自该数据处理器接收的处理信号判定该数目的时钟周期。
16.如权利要求15所述的方法，其还包含：
通过该整合功能块的数据路径控制器，自该数据处理器接收该处理信号；
基于该处理信号，通过该数据路径控制器，判定该数据路径中该数据流要予以止住期间的该数目的时钟周期；
通过该数据路径控制器，产生数据止住信号，该数据止住信号指出该数目的时钟周期；以及
通过该数据路径控制器，传送该数据止住信号至该整合功能块的处理补偿逻辑、以及该实体编码子层及该前向错误校正子层两者内该数据路径中的其它组件。
17.如权利要求16所述的方法，其还包含：
通过该处理补偿逻辑及所述其它组件，自该数据路径控制器接收该数据止住信号，并且基于该数据止住信号，于指出的该数目的时钟周期止住所有功能。
18.如权利要求15所述的方法，该数据路径为传送器数据路径，并且该数据处理器为码字标示插入器，该码字标示插入器将码字标示插入该数据流以容许侦检数据封包边界。
19.如权利要求15所述的方法，该数据路径为接收器数据路径，并且该数据处理器为码字标示移除器，该码字标示移除器将码字标示从该数据流移除。
20.如权利要求15所述的方法，其中，该物理层装置包含传送器、接收器及收发器其中至少一者。
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