CN107947534B - 一种电源集成电路及其驱动方法、显示装置 - Google Patents

Abstract

本申请实施例提供一种电源集成电路及其驱动方法、显示装置，涉及显示技术领域，用于解决Power IC输出的多路电压间的输出时序无法调节的问题。该电源集成电路包括：逻辑控制单元、信号延时单元以及电压输出单元；逻辑控制单元用于在第一使能端和第二使能端的控制下，向电压输出单元输出多个幅值控制信号；信号延时单元用于在逻辑控制单元的控制下，向电压输出单元输出多个延时控制信号；电压输出单元用于根据每个幅值控制信号控制一个电压输出端输出电压的幅值，并根据每个延时控制信号控制一个电压输出端输出电压的时间。该电源集成电路用于向像素电路提供多路电压。

Description

一种电源集成电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种电源集成电路及其驱动方法、显示装置。

背景技术

随着显示技术的急速进步，作为显示装置核心的半导体元件技术也随之得到了飞跃性的进步。对于现有的显示装置而言，由于AMOLED(Active Matrix Driving OLED，有源矩阵驱动有机发光二极管)显示器具有低制造成本、高应答速度、省电、可用于便携式设备的直流驱动、工作温度范围大等等优点而可望成为取代LCD(liquid crystal display,液晶显示器)的下一代新型平面显示器。

AMOLED显示面板的亚像素内设置有像素电路。电源集成电路(Power IntegratedCircuit，简称Power IC)用于向上述像素电路提供多路电压，以使得像素电路在上述电压的作用下，驱动OLED器件发光。现有技术中，上述Power IC输出的多路电压间的输出时序无法根据用户或产品的需求进行调节，从而降低了AMOLED显示面板的适用范围。

发明内容

本发明的实施例提供一种电源集成电路及其驱动方法、显示装置，用于解决PowerIC输出的多路电压间的输出时序无法调节的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本申请实施例的一方面，提供一种电源集成电路，包括：逻辑控制单元、信号延时单元以及电压输出单元；所述逻辑控制单元连接所述电源集成电路的第一使能端和第二使能端，所述电压输出单元；所述逻辑控制单元用于在所述第一使能端和第二使能端的控制下，向所述电压输出单元输出多个幅值控制信号；所述信号延时单元连接所述逻辑控制单元、所述电压输出单元；所述信号延时单元用于在所述逻辑控制单元的控制下，向所述电压输出单元输出多个延时控制信号；所述电压输出单元还连接所述电源集成电路的多个电压输出端；所述电压输出单元用于根据每个所述幅值控制信号控制一个所述电压输出端输出电压的幅值，并根据每个所述延时控制信号控制一个所述电压输出端输出电压的时间。

可选的，所述信号延时单元包括计数模块以及延时控制模块；所述计数模块与所述逻辑控制单元相连接，用于对所述逻辑控制单元输出的多个控制信号中的每个所述控制信号的脉冲数量进行计数；所述延时控制模块连接所述计数模块和所述电压输出单元，所述延时控制模块用于根据所述计数模块的多个计数结果，输出多个所述延时控制信号，每一个所述延时控制信号与一个所述计数结果相匹配。

可选的，所述信号延时单元包括基准脉冲模块、脉冲调制模块以及延时控制模块；所述脉冲调制模块与所述逻辑控制单元、所述基准脉冲模块相连接，所述脉冲调制模块用于将所述逻辑控制单元输出的多个控制信号中每个控制信号的脉冲宽度分别和所述基准脉冲模块输出的信号进行叠加，并输出多个叠加信号；所述延时控制模块连接所述脉冲调制模块和所述电压输出单元，所述延时控制模块用于根据所述脉冲调制模块输出的多个叠加信号，输出多个所述延时控制信号，每一个所述延时控制信号与一个叠加信号中具有的基准脉冲的数量相匹配。

进一步可选的，所述电源集成电路的多个电压输出端包括第一电压输出端、第二电压输出端以及第三电压输出端；所述电压输出单元包括与所述第一电压输出端相连接的第一升压模块、与所述第二电压输出端相连接的第二升压模块以及与所述第三电压输出端相连接的降压模块。

可选的，所述第一升压模块、所述第二升压模块以及所述降压模块中的任意一个模块包括：脉冲宽度调制子模块、晶体管以及开关控制子模块；所述脉冲宽度调制子模块连接所述逻辑控制单元以及所述晶体管的栅极；所述脉冲宽度调制子模块用于根据所述逻辑控制单元输出的幅值控制信号控制所述晶体管的导通频率；所述晶体管的第一极用于连接电感，第二极与所述开关控制子模块相连接；所述第一升压模块、所述第二升压模块以及所述降压模块中的所述开关控制子模块分别连接所述第一电压输出端、所述第二电压输出端以及所述第三电压输出端；所述开关控制子模块还连接所述信号延时单元，用于在所述信号延时单元的控制下，处于开启或关闭的状态。

可选的，所述第一升压模块、所述第二升压模块以及所述降压模块中的任意一个模块还包括：与所述晶体管的第二极相连接的快速放电子模块；所述电源集成电路还包括振荡单元，所述振荡单元与所述脉冲宽度调制子模块相连接。

本申请实施例的另一方面，提供一种显示装置，包括显示驱动电路以及如上所述的任意一种电源集成电路；所述显示驱动电路与所述电源集成电路的第一使能端和第二使能端相连接。

本申请实施例的又一方面，提供一种用于驱动上所述的任意一种电源集成电路的方法，在电压输出单元包括第一升压模块、第二升压模块以及降压模块，且所述电源集成电路的多个电压输出端包括第一电压输出端、第二电压输出端以及第三电压输出端的情况下，所述方法包括：第一使能端输出使能信号，逻辑控制单元将第二使能端输出的第一控制信号作为一幅值控制信号输出至所述第一升压模块；第二使能端输出使能信号，所述逻辑控制单元将所述第二使能端输出的第二控制信号作为另一幅值控制信号输出至所述第二升压模块；且所述逻辑控制单元将所述第二使能端输出的第三控制信号作为又一幅值控制信号输出至所述降压模块；所述逻辑控制单元将所述第二使能端依次输出第四控制信号、第五控制信号以及第六控制信号传输至信号延时单元；所述信号延时单元根据所述第四控制信号向所述第一升压模块输出第一延时控制信号；所述第一升压模块根据所述第一控制信号输出幅值与所述第一控制信号相匹配的第一电压，并根据所述第一延时控制信号控制所述第一电压输出端输出所述第一电压的时间；所述信号延时单元根据所述第五控制信号向所述第二升压模块输出第二延时控制信号；所述第二升压模块根据所述第二控制信号输出幅值与所述第二控制信号相匹配的第二电压，并根据所述第二延时控制信号控制所述第二电压输出端输出所述第二电压的时间；所述信号延时单元根据所述第六控制信号向所述降压模块输出第三延时控制信号；所述降压模块根据所述第三控制信号输出幅值与所述第三控制信号相匹配的第三电压，并根据所述第三延时控制信号控制所述第三电压输出端输出所述第三电压的时间。

可选的，在所述信号延时单元包括计数模块以及延时控制模块的情况下，所述信号延时单元根据所述第四控制信号、所述第五控制信号以及所述第六控制信号分别输出所述第一延时控制信号、所述第二延时控制信号以及所述第三延时控制信号包括：所述计数模块分别对所述第四控制信号、所述第五控制信号以及所述第六控制信号中的脉冲数量进行计数；所述延时控制模块根据所述计数模块对所述第四控制信号中的脉冲数量进行计数的计数结果，输出所述第一延时控制信号；所述延时控制模块根据所述计数模块对所述第五控制信号中的脉冲数量进行计数的计数结果，输出所述第二延时控制信号；所述延时控制模块根据所述计数模块对所述第六控制信号中的脉冲数量进行计数的计数结果，输出所述第三延时控制信号。

可选的，在所述信号延时单元包括基准脉冲模块、脉冲调制模块以及延时控制模块的情况下，所述信号延时单元根据所述第四控制信号、所述第五控制信号以及所述第六控制信号分别输出所述第一延时控制信号、所述第二延时控制信号以及所述第三延时控制信号包括：所述脉冲调制模块将所述第四控制信号、所述第五控制信号以及所述第六控制信号的脉冲宽度分别和所述基准脉冲模块输出的信号进行叠加，并输出多个叠加信号；所述延时控制模块根据所述脉冲调制模块将所述第四控制信号和所述基准脉冲模块输出信号进行叠加，得到的叠加信号中具有的基准脉冲的数量，输出所述第一延时控制信号；所述延时控制模块根据所述脉冲调制模块将所述第五控制信号和所述基准脉冲模块输出信号进行叠加，得到的叠加信号中具有的基准脉冲的数量，输出所述第二延时控制信号；所述延时控制模块根据所述脉冲调制模块将所述第六控制信号和所述基准脉冲模块输出信号进行叠加，得到的叠加信号中具有的基准脉冲的数量，输出所述第三延时控制信号。

本申请实施例提供一种电源集成电路及其驱动方法、显示装置，当具有该电源集成电路的显示装置所处的显示环境的因素，例如显示环境的亮度发生变化时，可以在第一使能端和第二使能端的控制下，通过该逻辑控制单元向电压输出单元输出多个幅值控制信号，以使得电压输出单元可以根据每一个幅值控制信号，向一个电压输出端分别输出幅值与上述幅值控制信号相匹配的电压。此外，由于信号延时单元可以在逻辑控制单元的控制下，向电压输出单元输出多个延时控制信号，而电压输出单元可以根据每个延时控制信号，分别控制第一电压输出端输出第一电压、第二电压输出端输出第二电压以及第三电压输出端输出第三电压的时间。这样一来，上述多个电压输出端，即第一电压输出端、第二电压输出端以及第三电压输出端输出电压的时间能够分别进行控制，在此情况下，该Power IC输出的上述三路电压间的输出时序可以根据用户或产品的需求进行调节，从而能够提高AMOLED显示面板的适用范围。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种Power IC的结构示意图；

图2为与图1所示的Power IC相连接的像素电路的结构示意图；

图3为本申请提供的Power IC输出的多路电压的一种信号时序图；

图4为图1中各个单元的一种具体结构示意图；

图5为图1中各个单元的另一种具体结构示意图；

图6为图5中延时信号的生成示意图；

图7为本申请提供的Power IC输出的多路电压的另一种信号时序图；

图8为本申请提供的一种Power IC的驱动方法流程图。

附图标记：

10-逻辑控制单元；20-信号延时单元；201-计数模块；202-延时控制模块；210-基准脉冲模块；211-脉冲调制模块；30-电压输出单元；301-第一升压模块；302-第二升压模块；303-降压模块；311-脉冲宽度调制子模块；312-晶体管；313-开关控制子模块；314-栅极驱动子模块；315-快速放电子模块；40-振荡单元。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

本申请实施例提供一种电源集成电路01(以下简称Power IC)，如图1所示，包括：逻辑控制单元10、信号延时单元20以及电压输出单元30。

上述Power IC设置有用于利用Single-wire(单线)协议与显示驱动电路(DisplayDriver IC)相连接的第一使能端EN、第二使能端CTRL。

在此基础上，该Power IC还设置有多个电压输出端，例如，上述多个电压输出端包括：用于输出第一电压AVDD的第一电压输出端OUTP1、用于输出第二电压ELVDD的第二电压输出端OUTP2、用于输出第三电压ELVSS的第三电压输出端OUTN。

此外，该Power IC还设置有接收工作电压的信号输入端VIN以及接地端GND。

其中，第一使能端EN为第一电压AVDD的使能引脚，第二使能端CTRL为第二电压ELVDD和第三电压ELVSS的使能引脚。在此情况下，如图3所示，当第一使能端EN输出使能信号，例如高电平后，电压输出单元30向第一电压输出端OUTP1输出第一电压AVDD的默认值AVDD_DF。当第二使能端CTRL输出使能信号，例如高电平后，电压输出单元30向第二电压输出端OUTP2输出第二电压ELVDD的默认值ELVDD_DF，电压输出单元30向第三电压输出端OUTN输出第三电压ELVSS的默认值ELVSS_DF。上述默认值无法驱动像素电路进行工作。此外，上述第二使能端CTRL还用于输出控制信号(例如，CTRL1、CTRL2、CTRL3……)。

此外，以图2所示的像素电路为例，上述第二电压ELVDD和第三电压ELVSS分别为施加于OLED阳极和阴极的电压。而上述显示驱动电路可以根据第一电压AVDD向该像素电路提供复位电压RST、选通电压Gate等。

需要说明的是，本申请实施例是以第一电压AVDD和第二电压ELVDD为正电压，第三电压ELVSS为负电压为例进行的说明。

基于此，如图1所示，逻辑控制单元10连接上述第一使能端EN和第二使能端CTRL，电压输出单元30。该逻辑控制单元10用于在第一使能端EN和第二使能端CTRL的控制下，将第二使能端CTRL输出的多个幅值控制信号，例如CTRL1、CTRL2以及CTRL3(波形图如图3所示)传输至电压输出单元30。

此外，信号延时单元20连接逻辑控制单元(CTRL Control Logic)10、电压输出单元30。该信号延时单元20用于在逻辑控制单元10的控制下，即该逻辑控制单元10将第二使能端CTRL输出的多个控制信号，例如CTRL4、CTRL5以及CTRL6(波形图如图3所示)传输至信号延时单元20，该信号延时单元20根据上述控制信号CTRL4、CTRL5以及CTRL6向电压输出单元30输出多个延时控制信号，例如D-CTRL1、D-CTRL2、D-CTRL3。

电压输出单元30还连接上述多个电压输出端，例如第一电压输出端OUTP1、第二电压输出端OUTP2以及第三电压输出端OUTN。该电压输出单元30用于根据每个幅值控制信号控制一个电压输出端输出电压的幅值。

具体的，例如，电压输出单元30根据一幅值控制信号CTRL1控制第一电压输出端OUTP1输出的第一电压AVDD的幅值；电压输出单元30根据另一幅值控制信号CTRL2控制第二电压输出端OUTP2输出的第二电压ELVDD的幅值；电压输出单元30根据又一幅值控制信号CTRL3控制第三电压输出端OUTN输出的第三电压ELVSS的幅值。

在此情况下，当具有该电源集成电路01的显示装置所处的显示环境的因素，例如显示环境的亮度发生变化时，可以在第一使能端EN和第二使能端CTRL的控制下，通过该逻辑控制单元10向电压输出单元30输出多个幅值控制信号，以使得电压输出单元30可以根据每一个幅值控制信号，向一个电压输出端分别输出幅值与上述幅值控制信号相匹配的电压。

此外，上述电压输出单元30还用于根据每个延时控制信号控制一个电压输出端输出电压的时间。具体的，例如，电压输出单元30根据一延时控制信号D-CTRL1，控制第一电压输出端OUTP1输出的第一电压AVDD的时间；电压输出单元30根据另一延时控制信号D-CTRL2，控制第二电压输出端OUTP2输出的第二电压ELVDD的时间；电压输出单元30根据又一延时控制信号D-CTRL3，控制第三电压输出端OUTN输出的第三电压ELVSS的时间。

在此基础上，由于信号延时单元20可以在逻辑控制单元10的控制下，向电压输出单元30输出多个延时控制信号，而电压输出单元30可以根据每个延时控制信号，分别控制第一电压输出端OUTP1输出第一电压AVDD、第二电压输出端OUTP2输出第二电压ELVDD以及第三电压输出端OUTN输出第三电压ELVSS的时间。这样一来，上述多个电压输出端，即第一电压输出端OUTP1、第二电压输出端OUTP2以及第三电压输出端OUTN输出电压的时间能够分别进行控制，在此情况下，该Power IC输出的上述三路电压间的输出时序可以根据用户或产品的需求进行调节，从而能够提高AMOLED显示面板的适用范围。

以下对上述信号延时单元20的结构进行说明。

例如，如图4所示，上述信号延时单元20包括计数模块(Counter)201以及延时控制模块(Delay Control Logic)202。

其中，计数模块201与逻辑控制单元10相连接，用于对逻辑控制单元10输出的多个控制信号(例如，CTRL4、CTRL5、CTRL6)中的每个控制信号的脉冲数量进行计数。即计数模块201可以分别对控制信号CTRL4、CTRL5、CTRL6中的脉冲数量进行计数。

此外，延时控制模块202连接计数模块201和电压输出单元30，该延时控制模块202用于根据计数模块201的多个计数结果，输出多个延时控制信号(例如，D_CTRL1、D_CTRL2、D_CTRL3)，每一个延时控制信号与一个上述计数结果相匹配。

具体的，延时控制信号D_CTRL1与计数模块201对控制信号CTRL4中的脉冲数量的技术结果相匹配；延时控制信号D_CTRL2与计数模块201对控制信号CTRL5中的脉冲数量的技术结果相匹配；延时控制信号D_CTRL3与计数模块201对控制信号CTRL6中的脉冲数量的技术结果相匹配。

基于此，在该Power IC的多个电压输出端包括上述第一电压输出端OUTP1、第二电压输出端OUTP2、第三电压输出端OUTN的情况下，为了使得上述电压输出单元30能够根据幅值控制信号(例如CTRL1、CTRL2、CTRL3)，以及多个延时控制信号(例如，D_CTRL1、D_CTRL2、D_CTRL3)，向第一电压输出端OUTP1、第二电压输出端OUTP2、第三电压输出端OUTN分别输出第一电压AVDD、第二电压ELVDD、第三电压ELVSS，上述电压输出单元30的结构可以如图4所示，包括与第一电压输出端OUTP1相连接的第一升压模块301、与第二电压输出端ELVDD相连接的第二升压模块302以及与第三电压输出端OUTN相连接的降压模块303。

在此基础上，如图4所示，上述第一升压模块301、第二升压模块302以及降压模块303中的任意一个模块包括：脉冲宽度调制子模块(PWM Logic)311、晶体管312以及开关控制子模块(Switch)313。

其中，脉冲宽度调制子模块311连接逻辑控制单元10以及晶体管312的栅极。该脉冲宽度调制子模块311用于根据逻辑控制单元10输出的幅值控制信号控制晶体管312的导通频率。

具体的，如图4所示，第一升压模块301中的脉冲宽度调制子模块311可以接收逻辑控制单元10通过第二使能端CTRL将显示驱动电路输出的幅值控制信号CTRL1。在此情况下，幅值控制信号CTRL1可以控制该第一升压模块301中晶体管312的导通频率，从而可以控制第一信号输出端OUTP1输出的第一电压AVDD(波形如图3中的AVDD_OUT)的幅值。

同理，第二升压模块302中的脉冲宽度调制子模块311可以接收逻辑控制单元10通过第二使能端CTRL将显示驱动电路输出的幅值控制信号CTRL2。在此情况下，幅值控制信号CTRL2可以控制该第二升压模块302中晶体管312的导通频率，从而可以控制第二信号输出端OUTP2输出的第二电压ELVDD(波形如图3中的ELVDD_OUT)的幅值。

降压模块303中的脉冲宽度调制子模块311可以接收逻辑控制单元10通过第二使能端CTRL将显示驱动电路输出的幅值控制信号CTRL3。在此情况下，幅值控制信号CTRL3可以控制该降压模块303中晶体管312的导通频率，从而可以控制第三信号输出端OUTN输出的第三电压ELVSS(波形如图3中的ELVSS_OUT)的幅值。

基于此，为了使得脉冲宽度调制子模块311能够接收到交流信号以输出脉冲宽度可以调节的信号。该Power IC还包括振荡单元40。该振荡单元40与第一升压模块301、第二升压模块302以及降压模块303中的任意一个模块中的脉冲宽度调制子模块311相连接，以向各个脉冲宽度调制子模块311提供交流信号。

此外，为了避免脉冲宽度调制子模块311输出的信号不足以导通或截止上述晶体管312，上述第一升压模块301、第二升压模块302以及降压模块303中的任意一个模块还包括栅极驱动子模块(Gate Drive)314，该栅极驱动子模块314用于对脉冲宽度调制子模块311输出的信号进行处理，以使得输出至晶体管312栅极的电压能够根据需要导通或截止该晶体管312。

在此基础上，晶体管312的第一极用于连接电感，第二极与开关控制子模块313相连接。其中，第一升压模块301、第二升压模块302中的晶体管312可以通过第一电感外接引脚SWP与外接电感相连接，以组成对应的电路。降压模块303中的晶体管312可以通过第二感外接引脚SWN与外接电感相连接，以组成对应的电路。

此外，第一升压模块301中的开关控制子模块313还连接上述第一电压输出端OUTP1，以及信号延时单元20中的延时控制模块202。在此情况下，延时控制模块202输出的延时控制信号D_CTRL1可以控制该开关控制子模块313的开启和关闭。当该开关控制子模块313开启时，上述第一升压模块301产生的第一电压AVDD才能够从第一电压输出端OUTP1输出。由于上述延时控制信号D_CTRL1由该延时控制模块202根据控制信号CTRL4产生，因此利用如图4所示的信号延时单元20，可以通过该控制信号CTRL4中的脉冲个数，达到控制第一电压输出端OUTP1延时输出上述第一电压AVDD的时间。其中，延时状态的波形如图3中的AVDD_DL所示，AVDD_DL与AVDD-DF之间为处于缓冲状态的波形AVDD_BF。

同理，第二升压模块302中的开关控制子模块313还连接上述第二电压输出端OUTP2，以及信号延时单元20中的延时控制模块202。在此情况下，延时控制模块202输出的延时控制信号D_CTRL2可以控制该开关控制子模块313的开启和关闭。当该开关控制子模块313开启时，上述第二升压模块302产生的第二电压ELVDD才能够从第二电压输出端OUTP2输出。

降压模块303中的开关控制子模块313还连接上述第三电压输出端OUTN，以及信号延时单元20中的延时控制模块202。在此情况下，延时控制模块202输出的延时控制信号D_CTRL3可以控制该开关控制子模块313的开启和关闭。当该开关控制子模块313开启时，上述降压模块302产生的第三电压ELVSS才能够从第三电压输出端OUTN输出。

在此基础上，为了避免显示装置在屏幕关闭时出现残影，可选的，上述第一升压模块301、第二升压模块302以及降压模块303中的任意一个模块还包括：与各个模块中的晶体管的第二极相连接的快速放电子模块(Discharge)315。通过该快速放电子模块315将积累的电荷释放掉，从而解决上述残影的问题。

此外，该Power IC还包热关断保护单元(Thermal Shutdown，TSD)以及短路保护单元(Short Circuit Protection，SCP)。

或者，上述信号延时单元20又例如，如图5所示，包括基准脉冲模块(PulseGenerator)210、脉冲调制模块(Pulse Modulation)211以及延时控制模块202。

其中，该脉冲调制模块211与逻辑控制单元10、基准脉冲模块210相连接。该脉冲调制模块211用于将逻辑控制单元10输出的多个控制信号(例如，CTRL4、CTRL5、CTRL6)中每个控制信号的脉冲宽度分别和基准脉冲模块210输出的信号Ref_Pulse进行叠加，并输出多个叠加信号Mod_Pulse。

具体的，如图6所示，逻辑控制单元10将显示驱动电路通过第二使能端口CTRL输出的控制信号CTRL4的宽度与基准脉冲模块210输出的信号叠加后，输出叠加信号Mod_Pulse1，该叠加信号Mod_Pulse1中包括四个基准脉冲，该四个基准脉冲的时长与上述控制信号CTRL4的宽度相匹配。

同理，逻辑控制单元10将显示驱动电路通过第二使能端口CTRL输出的控制信号CTRL5的宽度与基准脉冲模块210输出的信号叠加后，输出叠加信号Mod_Pulse2；逻辑控制单元10将显示驱动电路通过第二使能端口CTRL输出的控制信号CTRL6的宽度与基准脉冲模块210输出的信号叠加后，输出叠加信号Mod_Pulse3。

在此情况下，上述延时控制模块202连接脉冲调制模块211和电压输出单元30。该延时控制模块202用于根据脉冲调制模块211输出的多个叠加信号(例如，Mod_Pulse1、Mod_Pulse2、Mod_Pulse3)，输出多个延时控制信号(D_CTRL1、D_CTRL2、D_CTRL3)。

其中，每一个延时控制信号与一个叠加信号中具有的基准脉冲的数量相匹配。

具体的，延时控制信号D_CTRL1与叠加信号Mod_Pulse1中的脉冲数量相匹配；延时控制信号D_CTRL2与叠加信号Mod_Pulse2中的脉冲数量相匹配；延时控制信号D_CTRL3与叠加信号Mod_Pulse3中的脉冲数量相匹配。

基于此，在上述电压输出单元30的结构如上所述包括：第一升压模块301、第二升压模块302以及与降压模块303，且如图5所示，上述第一升压模块301、第二升压模块302以及降压模块303中的任意一个模块包括：脉冲宽度调制子模块(PWM Logic)311、晶体管312以及开关控制子模块(Switch)313的情况下，第一升压模块301、第二升压模块302以及与降压模块303分别输出第一电压AVDD、第二电压ELVDD以及第三电压ELVSS的过程同上所述。

具体的，第一升压模块301中的脉冲宽度调制子模块311接收幅值控制信号CTRL1，通过该幅值控制信号CTRL1控制第一信号输出端OUTP1输出的第一电压AVDD(波形如图7中的AVDD_OUT)的幅值。第二升压模块302中的脉冲宽度调制子模块311接收幅值控制信号CTRL2，通过该幅值控制信号CTRL2控制第二信号输出端OUTP2输出的第二电压ELVDD(波形如图7中的ELVDD_OUT)的幅值。降压模块303中的脉冲宽度调制子模块311接收幅值控制信号CTRL3，通过幅值控制信号CTRL3控制第三信号输出端OUTN输出的第三电压ELVSS(波形如图7中的ELVSS_OUT)的幅值。

此外，如图5所示，通过延时控制模块202输出的延时控制信号D_CTRL1控制第一升压模块301中开关控制子模块313的开启和关闭，达到控制第一电压输出端OUTP1输出第一电压AVDD的延时时间。其中，第一电压AVDD输出的延时时间(即图7中的AVDD_DL的时长)由控制信号CTRL4的脉冲宽度决定。

同理，通过延时控制模块202输出的延时控制信号D_CTRL2控制第二升压模块302中开关控制子模块313的开启和关闭，达到控制第二电压输出端OUTP2输出第二电压ELVDD的延时时间。其中，第二电压ELVDD输出的延时时间(即图7中的ELVDD_DL的时长)由控制信号CTRL5的脉冲宽度决定。通过延时控制模块202输出的延时控制信号D_CTRL3控制降压模块303中开关控制子模块313的开启和关闭，达到控制第三电压输出端OUTN输出第三电压ELVSS的延时时间。其中，第三电压ELVSS输出的延时时间(即图7中的ELVSS_DL的时长)由控制信号CTRL6的脉冲宽度决定。

本申请实施例提供一种显示装置，包括显示驱动电路以及如上所述的任意一种Power IC。其中，该显示驱动电路与Power IC的第一使能端EIN和第二使能端CTRL相连接。

其中，该显示装置具有与前述实施例提供的Power IC相同的技术效果，此处不再赘述。

在本发明实施例中，显示装置具体至少为有机发光二极管显示装置，例如该显示装置可以为显示器、电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

本申请实施例提供一种用于驱动如上所述的任意一种Power IC的方法，其中，在该Power IC中的电压输出单元30如图4或图5所示包括第一升压模块301、第二升压模块302以及降压模块303，且该Power IC的多个电压输出端包括第一电压输出端OUTP1、第二电压输出端OUTP1以及第三电压输出端OUTN的情况下，上述驱动方法如图8所示包括：

S101、第一使能端EIN输出使能信号，逻辑控制单元10将第二使能端CTRL输出的第一控制信号CTRL1作为一幅值控制信号输出至第一升压模块301。

S102、第二使能端CTRL输出使能信号，逻辑控制单元10将第二使能端CTRL输出的第二控制信号CTRL2作为另一幅值控制信号输出至第二升压模块302，且逻辑控制单元10将第二使能端CTRL输出的第三控制信号CTRL3作为又一幅值控制信号输出至降压模块303。

S103、逻辑控制单元10将第二使能端CTRL依次输出第四控制信号CTRL4、第五控制信号CTRL5以及第六控制信号CTRL6传输至信号延时单元20。

S104、信号延时单元20根据第四控制信号CTRL4向第一升压模块301输出第一延时控制信号D-CTRL1。该第一升压模块301根据第一控制信号CTRL1输出幅值与第一控制信号CTRL1相匹配的第一电压AVDD，并根据第一延时控制信号D-CTRL1控制第一电压OUTP1输出端输出第一电压AVDD的时间。

S105、信号延时单元20根据第五控制信号CTRL5向第二升压模块302输出第二延时控制信号D-CTRL2。第二升压模块302根据第二控制信号CTRL2输出幅值与第二控制信号CTRL2相匹配的第二电压ELVDD，并根据第二延时控制信号D-CTRL2控制第二电压输出端OUTP2输出第二电压ELVDD的时间。

S106、信号延时单元20根据第六控制信号CTRL6向降压模块303输出第三延时控制信号D-CTRL3。降压模块303根据第三控制信号CTRL3输出幅值与第三控制信号CTRL3相匹配的第三电压ELVSS，并根据第三延时控制信号D-CTRL3控制第三电压输出端OUTN输出第三电压ELVSS的时间。

上述Power IC的驱动方法具有与前述实施例提供的Power IC的结构具有相同的技术效果，此处不再赘述。

以下针对图4所示的结构，即在信号延时单元20包括计数模块201以及延时控制模块202的情况下，该信号延时单元20根据第四控制信号CTRL4、第五控制信号CTRL5以及第六控制信号CTRL6分别输出第一延时控制信号D-CTRL1、第二延时控制信号D-CTRL2以及第三延时控制信号D-CTRL3的方法包括：

首先，图4中的计数模块201分别对第四控制信号CTRL4、第五控制信号CTRL5以及第六控制信号CTRL6中的脉冲数量进行计数。

接下来，延时控制模块202根据计数模块201对第四控制信号CTRL4中的脉冲数量进行计数的计数结果，输出第一延时控制信号D-CTRL1。

延时控制模块202根据计数模块201对第五控制信号CTRL5中的脉冲数量进行计数的计数结果，输出第二延时控制信号D-CTRL2。

延时控制模块202根据计数模块201对第六控制信号CTRL6中的脉冲数量进行计数的计数结果，输出第三延时控制信号D-CTRL3。

或者，又例如，当信号延时单元20如图5所示包括基准脉冲模块210、脉冲调制模块211以及延时控制模块202的情况下，该信号延时单元20根据第四控制信号CTRL4、第五控制信号CTRL5以及第六控制信号CTRL6分别输出第一延时控制信号D-CTRL1、第二延时控制信号D-CTRL2以及第三延时控制信号D-CTRL3的方法包括：

首先，脉冲调制模块211将第四控制信号CTRL4、第五控制信号CTRL5以及第六控制信号CTRL6的脉冲宽度分别和基准脉冲模块210输出的信号进行叠加，并输出多个叠加信号(例如，Mod_Pulse1、Mod_Pulse2、Mod_Pulse3)。

接下来，延时控制模块202根据脉冲调制模块211将第四控制信号CTRL4和基准脉冲模块210输出信号进行叠加，得到的叠加信号Mod_Pulse1中具有的基准脉冲的数量，输出第一延时控制信号D-CTRL1。

延时控制模块202根据脉冲调制模块211将第五控制信号CTRL5和基准脉冲模块210输出信号进行叠加，得到的叠加信号Mod_Pulse2中具有的基准脉冲的数量，输出第二延时控制信号D-CTRL2。

延时控制模块202根据脉冲调制模块211将第六控制信号CTRL6和基准脉冲模块210输出信号进行叠加，得到的叠加信号Mod_Pulse3中具有的基准脉冲的数量，输出第三延时控制信号D-CTRL3。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (7)

1.一种电源集成电路，其特征在于，包括：逻辑控制单元、信号延时单元以及电压输出单元；

所述逻辑控制单元连接所述电源集成电路的第一使能端、第二使能端以及所述电压输出单元；所述逻辑控制单元用于在所述第一使能端和第二使能端的控制下，向所述电压输出单元输出多个幅值控制信号；

所述信号延时单元连接所述逻辑控制单元、所述电压输出单元；所述信号延时单元用于在所述逻辑控制单元的控制下，向所述电压输出单元输出多个延时控制信号；

所述电压输出单元还连接所述电源集成电路的多个电压输出端；所述电压输出单元用于根据每个所述幅值控制信号控制一个所述电压输出端输出电压的幅值，并根据每个所述延时控制信号控制一个所述电压输出端输出电压的时间；

所述信号延时单元包括基准脉冲模块、脉冲调制模块以及延时控制模块；

所述脉冲调制模块与所述逻辑控制单元、所述基准脉冲模块相连接，所述脉冲调制模块用于将所述逻辑控制单元输出的多个控制信号中每个控制信号的脉冲宽度分别和所述基准脉冲模块输出的信号进行叠加，并输出多个叠加信号；

所述延时控制模块连接所述脉冲调制模块和所述电压输出单元，所述延时控制模块用于根据所述脉冲调制模块输出的多个叠加信号，输出多个所述延时控制信号，每一个所述延时控制信号与一个叠加信号中具有的基准脉冲的数量相匹配。

2.根据权利要求1所述的电源集成电路，其特征在于，

所述电源集成电路的多个电压输出端包括第一电压输出端、第二电压输出端以及第三电压输出端；

所述电压输出单元包括与所述第一电压输出端相连接的第一升压模块、与所述第二电压输出端相连接的第二升压模块以及与所述第三电压输出端相连接的降压模块。

3.根据权利要求2所述的电源集成电路，其特征在于，

所述第一升压模块、所述第二升压模块以及所述降压模块中的任意一个模块包括：脉冲宽度调制子模块、晶体管以及开关控制子模块；

所述脉冲宽度调制子模块连接所述逻辑控制单元以及所述晶体管的栅极；所述脉冲宽度调制子模块用于根据所述逻辑控制单元输出的幅值控制信号控制所述晶体管的导通频率；

所述晶体管的第一极用于连接电感，第二极与所述开关控制子模块相连接；

所述第一升压模块、所述第二升压模块以及所述降压模块中的所述开关控制子模块分别连接所述第一电压输出端、所述第二电压输出端以及所述第三电压输出端；所述开关控制子模块还连接所述信号延时单元，用于在所述信号延时单元的控制下，处于开启或关闭的状态。

4.根据权利要求3所述的电源集成电路，其特征在于，所述第一升压模块、所述第二升压模块以及所述降压模块中的任意一个模块还包括：与所述晶体管的第二极相连接的快速放电子模块；

所述电源集成电路还包括振荡单元，所述振荡单元与所述脉冲宽度调制子模块相连接。

5.一种显示装置，其特征在于，包括显示驱动电路以及如权利要求1-4任一项所述的电源集成电路；

所述显示驱动电路与所述电源集成电路的第一使能端和第二使能端相连接。

6.一种用于驱动如权利要求1-4任一项所述的电源集成电路的方法，其特征在于，在电压输出单元包括第一升压模块、第二升压模块以及降压模块，且所述电源集成电路的多个电压输出端包括第一电压输出端、第二电压输出端以及第三电压输出端的情况下，所述方法包括：

第一使能端输出使能信号，逻辑控制单元将第二使能端输出的第一控制信号作为一幅值控制信号输出至所述第一升压模块；

第二使能端输出使能信号，所述逻辑控制单元将所述第二使能端输出的第二控制信号作为另一幅值控制信号输出至所述第二升压模块；且所述逻辑控制单元将所述第二使能端输出的第三控制信号作为又一幅值控制信号输出至所述降压模块；

所述逻辑控制单元将所述第二使能端依次输出第四控制信号、第五控制信号以及第六控制信号传输至信号延时单元；

所述信号延时单元根据所述第四控制信号向所述第一升压模块输出第一延时控制信号；所述第一升压模块根据所述第一控制信号输出幅值与所述第一控制信号相匹配的第一电压，并根据所述第一延时控制信号控制所述第一电压输出端输出所述第一电压的时间；

所述信号延时单元根据所述第五控制信号向所述第二升压模块输出第二延时控制信号；所述第二升压模块根据所述第二控制信号输出幅值与所述第二控制信号相匹配的第二电压，并根据所述第二延时控制信号控制所述第二电压输出端输出所述第二电压的时间；

所述信号延时单元根据所述第六控制信号向所述降压模块输出第三延时控制信号；所述降压模块根据所述第三控制信号输出幅值与所述第三控制信号相匹配的第三电压，并根据所述第三延时控制信号控制所述第三电压输出端输出所述第三电压的时间。

7.根据权利要求6所述的方法，其特征在于，在所述信号延时单元包括基准脉冲模块、脉冲调制模块以及延时控制模块的情况下，所述信号延时单元根据所述第四控制信号、所述第五控制信号以及所述第六控制信号分别输出所述第一延时控制信号、所述第二延时控制信号以及所述第三延时控制信号包括：

所述脉冲调制模块将所述第四控制信号、所述第五控制信号以及所述第六控制信号的脉冲宽度分别和所述基准脉冲模块输出的信号进行叠加，并输出多个叠加信号；

所述延时控制模块根据所述脉冲调制模块将所述第四控制信号和所述基准脉冲模块输出信号进行叠加，得到的叠加信号中具有的基准脉冲的数量，输出所述第一延时控制信号；

所述延时控制模块根据所述脉冲调制模块将所述第五控制信号和所述基准脉冲模块输出信号进行叠加，得到的叠加信号中具有的基准脉冲的数量，输出所述第二延时控制信号；

所述延时控制模块根据所述脉冲调制模块将所述第六控制信号和所述基准脉冲模块输出信号进行叠加，得到的叠加信号中具有的基准脉冲的数量，输出所述第三延时控制信号。

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