CN107861888B - Fpga卡用ddr的方法、系统、装置及可读存储介质 - Google Patents

Fpga卡用ddr的方法、系统、装置及可读存储介质 Download PDF

Info

Publication number
CN107861888B
CN107861888B CN201711091581.4A CN201711091581A CN107861888B CN 107861888 B CN107861888 B CN 107861888B CN 201711091581 A CN201711091581 A CN 201711091581A CN 107861888 B CN107861888 B CN 107861888B
Authority
CN
China
Prior art keywords
virtual
address
ddr
physical address
card
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711091581.4A
Other languages
English (en)
Other versions
CN107861888A (zh
Inventor
董磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhengzhou Yunhai Information Technology Co Ltd
Original Assignee
Zhengzhou Yunhai Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhengzhou Yunhai Information Technology Co Ltd filed Critical Zhengzhou Yunhai Information Technology Co Ltd
Priority to CN201711091581.4A priority Critical patent/CN107861888B/zh
Publication of CN107861888A publication Critical patent/CN107861888A/zh
Application granted granted Critical
Publication of CN107861888B publication Critical patent/CN107861888B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stored Programmes (AREA)

Abstract

本发明公开了一种FPGA卡使用DDR的方法、系统、装置及可读存储介质，包括将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；分别配置与每张虚拟卡一一对应的滑窗的参数，每个滑窗的参数包括与其对应的虚拟卡接入滑窗的虚拟地址和滑窗接入双速率同步动态随机存储器DDR的物理地址，虚拟地址包括第一起始地址和第一地址长度，物理地址包括第二起始地址和第二地址长度，每个滑窗配置的第一起始地址均相同；每个滑窗接收与其对应的虚拟卡发送的包括虚拟地址的虚拟地址请求，根据虚拟地址请求及物理地址生成物理地址请求并发送给DDR。本发明实现了将FPGA卡的DDR空间划分给多张虚拟卡使用，以满足不同用户的需求。

Description

FPGA卡用DDR的方法、系统、装置及可读存储介质
技术领域
本发明涉及一种FPGA卡用DDR的方法、系统、装置及可读存储介质。
背景技术
随着高性能计算和人工智能技术的快速发展以及大数据的爆发式增长，具有一定可编程性的FPGA(Field Programmable Gate Array，现场可编程门阵列)卡，以其集成度高、处理速度快、执行效率高等优点广泛的应用于加速计算、压缩、解压缩、人工智能等领域。目前一般是一张FPGA卡加载一个用户逻辑，并且该用户逻辑独占DDR(Double DateRate，双速率同步动态随机存储器)，来满足某一个用户的需求，但是，当FPGA卡作为多张虚拟卡使用时，即一张FPGA卡加载多个用户逻辑时，如何将多个用户逻辑合理的接入DDR，以实现在一张FPGA卡上满足多个用户的需求，还没有一个完善的解决方案。
因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。
发明内容
本发明的目的是提供一种FPGA卡使用DDR的方法、系统、装置及可读存储介质，实现了将FPGA卡的DDR空间划分给多张虚拟卡使用，以满足不同用户的需求。
为解决上述技术问题，本发明提供了一种FPGA卡使用DDR的方法，包括：
将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；
分别配置与每张所述虚拟卡一一对应的滑窗的参数，其中，每个所述滑窗的参数包括与其对应的虚拟卡接入所述滑窗的虚拟地址和所述滑窗接入双速率同步动态随机存储器DDR的物理地址，所述虚拟地址包括第一起始地址和第一地址长度，所述物理地址包括第二起始地址和第二地址长度，每个所述滑窗配置的第一起始地址均相同；
每个所述滑窗接收与其对应的虚拟卡发送的包括所述虚拟地址的虚拟地址请求，根据所述虚拟地址请求及所述物理地址生成物理地址请求并发送给所述DDR，以实现多张所述虚拟卡共享所述DDR。
优选的，所述分别配置与每张所述虚拟卡一一对应的滑窗的参数的过程具体为：
通过总线标准PCIE的bar空间分别配置与每张所述虚拟卡一一对应的滑窗的参数。
优选的，所述根据所述虚拟地址请求及所述物理地址生成物理地址请求并发送给所述DDR的过程具体为：
根据所述虚拟地址请求及所述物理地址生成物理地址请求并发送给总线，所述总线接收所述物理地址请求，并通过轮询的方式将所述物理地址请求发送给所述DDR。
为解决上述技术问题，本发明还提供了一种FPGA卡使用DDR的系统，包括：
分割模块，用于将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；
配置模块，用于分别配置与每张所述虚拟卡一一对应的滑窗的参数，其中，每个所述滑窗的参数包括与其对应的的虚拟卡接入所述滑窗的虚拟地址和所述滑窗接入双速率同步动态随机存储器DDR的物理地址，所述虚拟地址包括第一起始地址和第一地址长度，所述物理地址包括第二起始地址和第二地址长度，每个所述滑窗配置的第一起始地址均相同；
所述滑窗，用于接收与其对应的虚拟卡发送的包括所述虚拟地址的虚拟地址请求，根据所述虚拟地址请求及所述物理地址生成物理地址请求并发送给所述DDR，以实现多张所述虚拟卡共享所述DDR。
优选的，所述配置模块具体用于通过总线标准PCIE的bar空间分别配置与每张所述虚拟卡一一对应的滑窗的参数。
优选的，所述滑窗具体用于根据所述虚拟地址请求及所述物理地址生成物理地址请求并触发总线；
所述总线，用于接收所述物理地址请求，并通过轮询的方式将所述物理地址请求发送给DDR。
为解决上述技术问题，本发明还提供了一种FPGA卡使用DDR的装置，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上述任意一项所述的FPGA卡使用DDR方法的步骤。
为解决上述技术问题，本发明还提供了一种可读存储介质，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述任意一项所述的FPGA卡使用DDR方法的步骤。
本发明提供了一种FPGA卡使用DDR的方法，包括将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；分别配置与每张虚拟卡一一对应的滑窗的参数，其中，每个滑窗的参数包括与其对应的虚拟卡接入滑窗的虚拟地址和滑窗接入双速率同步动态随机存储器DDR的物理地址，虚拟地址包括第一起始地址和第一地址长度，物理地址包括第二起始地址和第二地址长度，每个滑窗配置的第一起始地址均相同；每个滑窗接收与其对应的虚拟卡发送的包括虚拟地址的虚拟地址请求，根据虚拟地址请求及物理地址生成物理地址请求并发送给DDR，以实现多张虚拟卡共享DDR。
可见，在实际应用中，采用本发明的方案，通过配置每个滑窗的参数，将DDR分割成了多个区域，由于每个滑窗的参数中的第一起始地址均相同保证了用户逻辑代码的一致性，进而使每张虚拟卡都可以通过一致的第一起始地址接入到DDR的不同物理空间中，实现了将FPGA卡的DDR空间根据需要划分给多张虚拟卡使用，以满足不同用户的需求，同时更容易实现授权管理。
本发明还提供了一种FPGA卡使用DDR的系统、装置、可读存储介质，具有和上述方法相同的有益效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种FPGA卡使用DDR的方法的流程图；
图2为本发明所提供的一种FPGA卡使用DDR的方法的一种实施例的结构示意图；
图3为本发明所提供的一种FPGA卡使用DDR的系统的结构示意图。
具体实施方式
本发明的核心是提供一种FPGA卡使用DDR的方法、系统、装置及可读存储介质，实现了将FPGA卡的DDR空间划分给多张虚拟卡使用，以满足不同用户的需求。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参照图1，图1为本发明所提供的一种FPGA卡使用DDR的方法的流程图，包括：
步骤1：将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；
具体的，采用动态可重配的方式可以将一张FPGA卡上的逻辑资源分成多块独立的逻辑资源使用，即将FPGA卡分割成多张虚拟卡，从而实现在一张FPGA卡上加载多个用户，提高了FPGA卡的计算性能和利用率，其中，每张虚拟卡之间都是相互独立的，每个用户可以对应一张虚拟卡，也可以对应多张虚拟卡，用户对应的资源多少是根据用户的实际需求而定的，本发明在此不做限定。
步骤2：分别配置与每张虚拟卡一一对应的滑窗的参数，其中，每个滑窗的参数包括与其对应的虚拟卡接入滑窗的虚拟地址和滑窗接入双速率同步动态随机存储器DDR的物理地址，虚拟地址包括第一起始地址和第一地址长度，物理地址包括第二起始地址和第二地址长度，每个滑窗配置的第一起始地址均相同；
步骤3：每个滑窗接收与其对应的虚拟卡发送的包括虚拟地址的虚拟地址请求，根据虚拟地址请求及物理地址生成物理地址请求并发送给DDR，以实现多张虚拟卡共享DDR。
具体的，每张虚拟卡均有一个与其一一对应的滑窗，虚拟卡通过滑窗接入DDR，其中，给每个滑窗配置的第一起始地址也就是虚拟地址对应的起始地址是相同的，从而确保了用户逻辑迁移的一致性，每张虚拟卡均可以通过一致的第一起始地址接入DDR，提高了用户体验；由于滑窗具有地址转化功能，可以将虚拟卡发送的虚拟地址请求转化为物理地址请求发送给DDR。且给每个滑窗配置的物理地址相互之间是独立的，互不重叠的，因此可以将DDR分割成多个区域，从而使每张虚拟卡可以有自己独立的DDR空间，实现了多张虚拟卡共享DDR。
相应的，参照图2所示，假设FPGA卡按逻辑分割成虚拟卡0和虚拟卡1，其中，虚拟卡0和虚拟卡1分别通过各自的总线与滑窗0和滑窗1连接，也就是说虚拟卡0只能访问滑窗0，虚拟卡1只能访问滑窗1。同时，各个滑窗分别连接到PCIE(Peripheral ComponentInterconnect Express，总线标准)的bar空间及PCIE DMA(Direct Memory Access，直接内存存取)上，以便主机端直接访问各张虚拟卡的DDR空间，实现主机端与虚拟卡接入的DDR空间之间的数据搬移。
可以理解的是，假设给滑窗0配置的虚拟地址为OX400-OX500，物理地址为OX100-OX200，给滑窗1配置的虚拟地址为OX400-OX500，物理地址为OX200-OX300，由于滑窗具有地址转化功能，所说当滑窗0接收到虚拟卡0发送的包含OX400-OX500的虚拟地址请求之后，会将其转换为可以映射到DDR上的OX100-0X200的物理地址请求，滑窗1接收到虚拟卡1发送的包含OX400-OX500的虚拟地址请求之后，会将其转换为可以映射到DDR上的OX200-OX300的物理地址请求，以此类推，从而实现多张虚拟卡共享DDR。
本发明提供了一种FPGA卡使用DDR的方法，包括将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；分别配置与每张虚拟卡一一对应的滑窗的参数，其中，每个滑窗的参数包括与其对应的虚拟卡接入滑窗的虚拟地址和滑窗接入双速率同步动态随机存储器DDR的物理地址，虚拟地址包括第一起始地址和第一地址长度，物理地址包括第二起始地址和第二地址长度，每个滑窗配置的第一起始地址均相同；每个滑窗接收与其对应的虚拟卡发送的包括虚拟地址的虚拟地址请求，根据虚拟地址请求及物理地址生成物理地址请求并发送给DDR，以实现多张虚拟卡共享DDR。
可见，在实际应用中，采用本发明的方案，通过配置每个滑窗的参数，将DDR分割成了多个区域，由于每个滑窗的参数中的第一起始地址均相同保证了用户逻辑代码的一致性，进而使每张虚拟卡都可以通过一致的第一起始地址接入到DDR的不同物理区间中，实现了将FPGA卡的DDR空间根据需要划分给多张虚拟卡使用，以满足不同用户的需求，同时更容易实现授权管理。
在上述实施例的基础上：
作为一种优选的实施例，分别配置与每张虚拟卡一一对应的滑窗的参数的过程具体为：
通过总线标准PCIE的bar空间分别配置与每张虚拟卡一一对应的滑窗的参数。
具体的，各个滑窗的参数通过PCIE的bar空间进行配置，bar空间根据系统设计的需要开放给不同权限的用户使用。
其中，bar空间是Host根据PCIE的反馈结果设置的，bar空间的数据实际存储在PCIE上，也就是说bar空间只是Host给PCIE分配的地址资源，并不占用Host的内存资源。当读写bar空间时，需要通过PCIE接口进行实际的数据传输。
可以理解的是，在本发明的方案中，每个滑窗均与PCIE的bar空间及PCIEDMA连接。主机端将PCIE的bar空间进行存储器映射后，可以直接对虚拟卡所对应的滑窗进行接入，使每张虚拟卡接入到各自对应的DDR空间中。同样也可以通过bar空间接入到PCIE DMA的寄存器，从而实现主机端与虚拟卡对应的DDR空间之间的数据搬移。
作为一种优选的实施例，根据虚拟地址请求及物理地址生成物理地址请求并发送给DDR的过程具体为：
根据虚拟地址请求及物理地址生成物理地址请求并发送给总线，总线接收物理地址请求，并通过轮询的方式将物理地址请求发送给DDR。
具体的，多个滑窗通过总线接入同一个DDR，总线对于不同滑窗发送的物理地址请求使用轮询的方式进行仲裁后接入到DDR的不同区域，实现了多张虚拟卡共享DDR的同时，还保证了各个滑窗接入DDR的权重相同。可以理解的是，假设有虚拟卡0和虚拟卡1均连入DDR，带有仲裁功能的总线就会轮流响应虚拟卡0和虚拟卡1发送的物理地址请求，避免了某一张虚拟卡长期占用总线的情况发生。
当然，具有仲裁功能的总线均可以实现本发明的方案，本发明在此对总线的类别和型号不做限定。
请参照图3，图3为本发明所提供的一种FPGA卡使用DDR的系统的结构示意图，包括：
分割模块1，用于将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；
配置模块2，用于分别配置与每张虚拟卡一一对应的滑窗3的参数，其中，每个滑窗3的参数包括与其对应的的虚拟卡接入滑窗3的虚拟地址和滑窗3接入双速率同步动态随机存储器DDR的物理地址，虚拟地址包括第一起始地址和第一地址长度，物理地址包括第二起始地址和第二地址长度，每个滑窗3配置的第一起始地址均相同；
滑窗3，用于接收与其对应的虚拟卡发送的包括虚拟地址的虚拟地址请求，根据虚拟地址请求及物理地址生成物理地址请求并发送给DDR，以实现多张虚拟卡共享DDR。
作为一种优选的实施例，配置模块2具体用于通过总线标准PCIE的bar空间分别配置与每张虚拟卡一一对应的滑窗3的参数。
作为一种优选的实施例，滑窗3具体用于根据虚拟地址请求及物理地址生成物理地址请求并触发总线；
总线，用于接收物理地址请求，并通过轮询的方式将物理地址请求发送给DDR。
本发明还提供了一种FPGA卡使用DDR的装置，包括：
存储器，用于存储计算机程序；
处理器，用于执行计算机程序时实现如上述任意一项的FPGA卡使用DDR方法的步骤。
本发明还提供了一种可读存储介质，可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述任意一项的FPGA卡使用DDR方法的步骤。
对于本发明所提供的一种FPGA卡使用DDR的系统、装置、可读存储介质的介绍请参照上述实施例，本发明在此不再赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种FPGA卡使用DDR的方法，其特征在于，包括：
将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；
分别配置与每张所述虚拟卡一一对应的滑窗的参数，以使每张所述虚拟卡通过一致的第一起始地址接入到双速率同步动态随机存储器DDR的不同物理区间中，其中，每个所述滑窗的参数包括与其对应的虚拟卡接入所述滑窗的虚拟地址和所述滑窗接入双速率同步动态随机存储器DDR的物理地址，所述虚拟地址包括第一起始地址和第一地址长度，所述物理地址包括第二起始地址和第二地址长度；
每个所述滑窗接收与其对应的虚拟卡发送的包括所述虚拟地址的虚拟地址请求，根据所述虚拟地址请求及所述物理地址生成物理地址请求并发送给所述DDR，以实现多张所述虚拟卡共享所述DDR。
2.根据权利要求1所述的方法，其特征在于，所述分别配置与每张所述虚拟卡一一对应的滑窗的参数的过程具体为：
通过总线标准PCIE的bar空间分别配置与每张所述虚拟卡一一对应的滑窗的参数。
3.根据权利要求1或2所述的方法，其特征在于，所述根据所述虚拟地址请求及所述物理地址生成物理地址请求并发送给所述DDR的过程具体为：
根据所述虚拟地址请求及所述物理地址生成物理地址请求并发送给总线，所述总线接收所述物理地址请求，并通过轮询的方式将所述物理地址请求发送给所述DDR。
4.一种FPGA卡使用DDR的系统，其特征在于，包括：
分割模块，用于将现场可编程门阵列FPGA卡通过逻辑分割成多张虚拟卡；
配置模块，用于分别配置与每张所述虚拟卡一一对应的滑窗的参数，以使每张所述虚拟卡通过一致的第一起始地址接入到双速率同步动态随机存储器DDR的不同物理区间中，其中，每个所述滑窗的参数包括与其对应的虚拟卡接入所述滑窗的虚拟地址和所述滑窗接入双速率同步动态随机存储器DDR的物理地址，所述虚拟地址包括第一起始地址和第一地址长度，所述物理地址包括第二起始地址和第二地址长度；
所述滑窗，用于接收与其对应的虚拟卡发送的包括所述虚拟地址的虚拟地址请求，根据所述虚拟地址请求及所述物理地址生成物理地址请求并发送给所述DDR，以实现多张所述虚拟卡共享所述DDR。
5.根据权利要求4所述的系统，其特征在于，所述配置模块具体用于通过总线标准PCIE的bar空间分别配置与每张所述虚拟卡一一对应的滑窗的参数。
6.根据权利要求4或5所述的系统，其特征在于，所述滑窗具体用于根据所述虚拟地址请求及所述物理地址生成物理地址请求并触发总线；
所述总线，用于接收所述物理地址请求，并通过轮询的方式将所述物理地址请求发送给DDR。
7.一种FPGA卡使用DDR的装置，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至3任意一项所述的FPGA卡使用DDR方法的步骤。
8.一种可读存储介质，其特征在于，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至3任意一项所述的FPGA卡使用DDR方法的步骤。
CN201711091581.4A 2017-11-08 2017-11-08 Fpga卡用ddr的方法、系统、装置及可读存储介质 Active CN107861888B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711091581.4A CN107861888B (zh) 2017-11-08 2017-11-08 Fpga卡用ddr的方法、系统、装置及可读存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711091581.4A CN107861888B (zh) 2017-11-08 2017-11-08 Fpga卡用ddr的方法、系统、装置及可读存储介质

Publications (2)

Publication Number Publication Date
CN107861888A CN107861888A (zh) 2018-03-30
CN107861888B true CN107861888B (zh) 2020-03-24

Family

ID=61701107

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711091581.4A Active CN107861888B (zh) 2017-11-08 2017-11-08 Fpga卡用ddr的方法、系统、装置及可读存储介质

Country Status (1)

Country Link
CN (1) CN107861888B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109542625A (zh) * 2018-11-29 2019-03-29 郑州云海信息技术有限公司 一种存储资源控制方法、装置及电子设备
CN115035128B (zh) * 2022-08-10 2022-11-08 之江实验室 基于fpga的图像重叠滑窗分割方法及系统
US11972504B2 (en) 2022-08-10 2024-04-30 Zhejiang Lab Method and system for overlapping sliding window segmentation of image based on FPGA
CN116756070B (zh) * 2023-08-15 2023-10-27 无锡沐创集成电路设计有限公司 PCIe互联系统、数据处理方法、设备、存储介质及产品

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1489059A (zh) * 2002-10-10 2004-04-14 �Ҵ���˾ 管理多处理器系统中虚拟化的物理存储器的方法和系统
US7181590B2 (en) * 2003-08-28 2007-02-20 Intel Corporation Method for page sharing in a processor with multiple threads and pre-validated caches
CN101727295A (zh) * 2008-10-31 2010-06-09 西安奇维测控科技有限公司 一种基于虚拟块闪存地址映射的数据写入及读出方法
CN105975407A (zh) * 2016-03-22 2016-09-28 华为技术有限公司 一种内存地址的映射方法及设备
US9459902B2 (en) * 2013-08-16 2016-10-04 Red Hat Israel, Ltd. Memory duplication by destination host in virtual machine live migration
CN106339258A (zh) * 2016-08-10 2017-01-18 西安诺瓦电子科技有限公司 可编程逻辑器件与微处理器共享内存的管理方法及装置
CN107025180A (zh) * 2016-02-01 2017-08-08 龙芯中科技术有限公司 内存管理方法和装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110161620A1 (en) * 2009-12-29 2011-06-30 Advanced Micro Devices, Inc. Systems and methods implementing shared page tables for sharing memory resources managed by a main operating system with accelerator devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1489059A (zh) * 2002-10-10 2004-04-14 �Ҵ���˾ 管理多处理器系统中虚拟化的物理存储器的方法和系统
US7181590B2 (en) * 2003-08-28 2007-02-20 Intel Corporation Method for page sharing in a processor with multiple threads and pre-validated caches
CN101727295A (zh) * 2008-10-31 2010-06-09 西安奇维测控科技有限公司 一种基于虚拟块闪存地址映射的数据写入及读出方法
US9459902B2 (en) * 2013-08-16 2016-10-04 Red Hat Israel, Ltd. Memory duplication by destination host in virtual machine live migration
CN107025180A (zh) * 2016-02-01 2017-08-08 龙芯中科技术有限公司 内存管理方法和装置
CN105975407A (zh) * 2016-03-22 2016-09-28 华为技术有限公司 一种内存地址的映射方法及设备
CN106339258A (zh) * 2016-08-10 2017-01-18 西安诺瓦电子科技有限公司 可编程逻辑器件与微处理器共享内存的管理方法及装置

Also Published As

Publication number Publication date
CN107861888A (zh) 2018-03-30

Similar Documents

Publication Publication Date Title
CN107861888B (zh) Fpga卡用ddr的方法、系统、装置及可读存储介质
US10394723B2 (en) Data accessing method and PCIe storage device
CN112988632A (zh) 设备之间的共享存储器空间
JP7044832B2 (ja) データにアクセスするための方法、装置、機器及び媒体
US9098402B2 (en) Techniques to configure a solid state drive to operate in a storage mode or a memory mode
WO2020247042A1 (en) Network interface for data transport in heterogeneous computing environments
CN106354656B (zh) 用于存储管理的方法和系统
CN110851383B (zh) 一种管理存储系统的方法及设备
US9584628B2 (en) Zero-copy data transmission system
CN111031011A (zh) Tcp/ip加速器的交互方法和装置
CN111984557A (zh) 数据处理方法、装置和系统
EP2979193B1 (en) Shared memory system
WO2023134735A1 (zh) 计算设备、数据处理方法、系统及相关设备
CN112256426A (zh) 具有总线仲裁器的主从通信系统及通信方法
JP6676052B2 (ja) 不均一メモリアーキテクチャにおける改善されたレイテンシを可能にするためのシステムおよび方法
CN106776390A (zh) 多设备访问存储器的实现方法
CN115809158A (zh) 一种车载座舱娱乐系统用双系统多通道共享内存方法
CN106325377B (zh) 外部设备扩展卡及输入输出外部设备的数据处理方法
CN115202808A (zh) 一种用于虚拟化环境中片上系统的dma方法及系统
CN114238156A (zh) 处理系统以及操作处理系统的方法
WO2016197947A1 (zh) 一种分页式地址空间管理方法以及控制器
CN114021715A (zh) 基于Tensorflow框架的深度学习训练方法
CN110750214A (zh) 一种兼顾eMMC存储器顺序读和随机读性能的方法
CN109032522A (zh) 固态硬盘的数据读取方法以及固态硬盘
US11789859B1 (en) Address generation for page collision prevention

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant