CN107689397A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体器件及其制造方法。在实施例中，形成至源极/漏极区的第一接触件，并且在第一接触件上方形成介电层。形成开口以暴露第一接触件，并且用介电材料衬垫开口。第二接触件形成为通过介电材料与第一接触件电接触。

Description

半导体器件及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体器件用于例如，诸如个人计算机、手机、数码相机和其他电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在衬底上形成电路组件和元件来制造半导体器件。
半导体产业通过最小特征尺寸的不断减小来持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许在给定的区域中集成更多的组件。然而，随着最小特征尺寸减小，出现了应该解决的额外的问题。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，所述方法包括：形成至源极/漏极区的第一接触件，所述源极/漏极区邻近第一间隔件的至少一部分并且与所述第一间隔件的所述至少一部分齐平，所述第一间隔件邻近栅电极；在所述栅电极上方形成介电层；图案化所述介电层以形成穿过所述介电层的第一开口，所述第一开口暴露所述第一接触件；用介电材料衬垫所述第一开口的侧壁；以及用导电材料填充所述第一开口的剩余部分以形成第二接触件，所述第二接触件延伸穿过所述介电材料以与所述第一接触件接触。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方的半导体鳍上方形成栅叠件和第一间隔件；去除所述半导体鳍的由所述栅叠件和所述第一间隔件暴露的部分；再生长源极/漏极区；形成至所述源极/漏极区的第一接触件，所述第一接触件具有顶面，所述顶面位于离所述衬底的距离等于或小于所述第一间隔件的顶面的位置处；在所述第一接触件和所述栅叠件上方沉积介电层；形成穿过所述介电层的第一开口以暴露所述第一接触件；沿着所述第一开口的侧壁沉积介电材料，其中，至少部分地使用原子层沉积工艺来完成沉积所述介电材料；沿着所述第一开口的底部去除所述介电材料的部分以形成第二开口；以及用导电材料填充所述第一开口和所述第二开口以与所述第一接触件接触。
根据本发明的又一方面，提供了一种半导体器件，包括：源极/漏极区，邻近第一间隔件，所述第一间隔件邻近栅电极；第一接触件，与所述源极/漏极区物理连接，所述第一接触件与所述第一间隔件齐平；介电层，位于所述栅电极上方；开口，穿过所述介电层，所述开口暴露所述第一接触件；介电材料，衬垫所述开口的侧壁，所述介电材料包括多个单层；以及导电材料，填充所述开口的剩余部分并且通过所述介电材料与所述第一接触件物理接触，所述导电材料与所述介电材料共享平坦的顶面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例形成finFET器件的工艺中的步骤。
图2A至图2B示出根据一些实施例形成源极/漏极区。
图3示出根据一些实施例形成第一开口。
图4示出根据一些实施例形成第一接触件。
图5示出根据一些实施例在第一介电层中形成第二开口。
图6A至图6C示出根据一些实施例沉积第二介电层。
图7示出根据一些实施例形成第二接触件。
图8A至图8C示出根据一些实施例调整接触件。
图9A至图9C示出根据一些实施例形成缝隙。
图10A至图10C示出根据一些实施例调整底面。
图11A至图11C示出根据一些实施例形成缝隙。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现在参考图1，示出诸如finFET器件的半导体器件100的立体图。在实施例中，半导体器件100包括其中形成有第一沟槽103的衬底101。衬底101可以是硅衬底，但是可以使用诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上的硅锗的其他衬底。衬底101可以是p型半导体，但是在其他实施例中，它可以是n型半导体。
可以作为最终形成第一隔离区105的初始步骤形成第一沟槽103。可以使用掩蔽层(在图1中未单独示出)以及合适的蚀刻工艺来形成第一沟槽103。例如，掩蔽层可以是包括通过诸如化学汽相沉积(CVD)工艺形成的氮化硅的硬掩模，然而，可以利用诸如氧化物、氮氧化物、碳化硅、它们的组合等的其他材料以及诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或甚至形成氧化硅接着氮化的其他工艺。一旦形成掩蔽层，可以通过合适的光刻工艺图案化掩蔽层以暴露衬底101的将被去除的以形成第一沟槽103的这些部分。
本领域技术人员将意识到，上述用于形成掩蔽层的工艺和材料并不是用于保护部分衬底101的部分同时暴露衬底101的用于形成沟槽103的其他部分的唯一方法。诸如图案化和显影的光刻胶的任何合适的工艺可以用于暴露衬底101的将要去除的从而形成第一沟槽103的部分。所有此类方法都完全旨在包括在本实施例的范围内。
一旦已经形成和图案化掩蔽层，则在衬底101中形成第一沟槽103。可以通过诸如反应离子刻蚀(RIE)的合适的工艺去除暴露的衬底101以在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有从衬底101表面处开始的小于约(诸如约)的第一+度。
然而，如本领域普通技术人员将意识到，形成第一沟槽103的上述工艺仅仅是一个潜在的工艺，并且不意味着是唯一的实施例。相反，可以利用形成第一沟槽103的任何合适的工艺，并且可以使用包括任何数量的掩蔽和去除步骤的任何合适的工艺。
除了形成第一沟槽103之外，掩蔽和蚀刻工艺从衬底101的未去除的那些部分额外地形成鳍107。为了简便起见，鳍107在图中示出为通过虚线与衬底101分离，但是分离的物理表示可以存在或可以不存在。如下所述，可以使用这些鳍107以形成多栅极FinFET晶体管的沟道区。尽管图1仅示出由衬底101形成的三个鳍107，但是可以使用任何数量的鳍107。
鳍107可以形成为使得它们在衬底101的表面处具有介于约5nm和约80nm之间(诸如约30nm)的宽度。此外，鳍107可以彼此间隔开介于约10nm和约100nm之间(诸如约50nm)的距离。通过以这种方式间隔开鳍107，每个鳍107均可以形成单独的沟道区，同时仍然足够接近以共享公共栅极(下面进一步讨论)。
一旦已经形成第一沟槽103和鳍107，可以用介电材料填充第一沟槽103，并且可以在第一沟槽103内使介电材料凹进以形成第一隔离区105。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在对第一沟槽103进行可选的清洁和衬垫之后，可以使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或本领域中已知的其他合适的形成方法来形成介电材料。
可以通过用介电材料过填充第一沟槽103和衬底101，然后通过诸如化学机械抛光(CMP)、蚀刻、它们的组合等的合适的工艺去除第一沟槽103和鳍107外部的多余材料来填充第一沟槽103。在实施例中，去除工艺还去除位于衬底107上方的任何介电材料，从而使得介电材料的去除将暴露鳍107的表面以用于进一步的处理步骤。
一旦已经用介电材料填充第一沟槽103，然后可以使介电材料凹进从而远离鳍107的表面。可以实施凹进以暴露鳍107的侧壁的邻近鳍107顶面的至少部分。可以使用通过将鳍107的顶面浸入诸如HF的蚀刻剂的湿蚀刻来使介电材料凹进，但是可以使用诸如H2的其他蚀刻剂，以及诸如反应离子蚀刻、利用诸如NH3/NF3的蚀刻剂的干蚀刻、化学氧化去除或干化学清洁的其他方法。可以使介电材料从衬底107的表面凹进去介于约和约之间(诸如约)的距离。此外，凹进还可以去除位于鳍107上方的任何剩余的介电材料，以确保鳍107暴露从而用于进一步处理。
然而，本领域普通技术人员将意识到，上述步骤可以仅仅是用于填充和使介电材料凹进的全部工艺流程的部分。例如，还可以利用衬垫步骤、清洁步骤、退火步骤、间隙填充步骤、它们的组合等以形成沟槽103并且用介电材料填充沟槽103。所有潜在的工艺步骤完全旨在包括在本发明的范围内。
在已经形成第一隔离区105之后，可以在每个鳍107上方形成伪栅极电介质109、位于伪栅极电介质109上方的伪栅电极111和第一间隔件113。在实施例中，可以通过热氧化、化学汽相沉积、溅射或本领域已知和使用的用于形成栅极电介质的其他任何方法来形成伪栅极电介质109。根据栅极电介质的形成技术，鳍107的顶部上的伪栅极电介质109的厚度可以不同于鳍107的侧壁上的栅极电介质的厚度。
伪栅极电介质109可以包括具有从约3埃至约100埃(诸如约10埃)的范围内的厚度的二氧化硅或者氮氧化硅的材料。伪栅极介电质109可由具有约0.5埃至约100埃(诸如10埃或更小)的等效氧化物厚度的诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或它们的组合的高介电常数(高k)材料(例如，其相对介电常数大于约5)形成。此外，还可以将二氧化硅、氮氧化硅和/或高k材料的任何组合用于伪栅极电介质109。
伪栅电极111可以包括导电材料并且可以选自包括W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等的组。伪栅电极111可以通过化学汽相沉积(CVD)、溅射沉积或者本领域已知和使用的用于沉积导电材料的其他技术来沉积。伪栅电极111的厚度可以在约至约的范围内。伪栅电极111的顶面可以具有非平坦的顶面，并且可以在伪栅电极111的图案化或栅极蚀刻之前平坦化伪栅电极111的顶面。此时，可以向伪栅电极111中引入或者不引入离子。例如，可以通过离子注入技术引入离子。
一旦形成，可以图案化伪栅极电介质109和伪栅电极111以在鳍107上方形成一系列堆叠件115。堆叠件115限定位于伪栅极电介质109下方的鳍107的每侧上的多个沟道区。可以通过使用例如本领域中已知的沉积和光刻技术在伪栅电极111上沉积和图案化栅极掩模(在图1中未单独示出)来形成堆叠件115。栅极掩模可以结合通常使用的掩蔽和牺牲材料，诸如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或氮化硅，并且可以沉积至介于约和约之间的厚度。可以使用干蚀刻工艺蚀刻伪栅电极111和伪栅极电介质109以形成图案化的堆叠件115。
一旦已经图案化堆叠件115，就可以形成第一间隔件113。可以在堆叠件115的相对两侧上形成第一间隔件113。通常通过在先前形成的结构上毯式沉积间隔件层(在图1中未单独示出)来形成第一间隔件113。间隔件层可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成这种层的方法(诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法)来形成。间隔件层可以包括具有不同蚀刻特性的不同材料或与第一隔离区105内的介电材料相同的材料。然后，诸如通过一次或多次蚀刻以从该结构的水平面处去除间隔件层来图案化第一间隔件113以形成第一间隔件113。
在实施例中，第一间隔件113可以形成为具有介于约和约之间的第一厚度T1。此外，一旦已经形成第一间隔件113，邻近一个堆叠件115的第一间隔件113可以与邻近另一堆叠件115的第一间隔件113分开介于约5nm和约200nm之间(诸如约20nm)的第一距离D1。然而，可以使用任何合适的厚度和距离。
图2A至图2B示出从未被堆叠件115和第一间隔件113保护的那些区域处去除鳍107并且再生长源极/漏极区201(图2B示出沿着图2的线B-B'的截面图)。可以使用堆叠件115和第一隔离件113作为硬掩模通过反应离子蚀刻(RIE)，或者通过其他任何合适的去除工艺来实施从未被堆叠件115和第一隔离件113保护的那些区域处去除鳍107。可以继续去除直到鳍107与第一隔离区105的表面齐平(如图所示)或低于第一隔离区105的表面。
一旦已经去除了鳍107的这些部分，就放置且图案化硬掩模(未单独示出)以覆盖伪栅极材料111，以防止生长，并且可以再生长源极/漏极区201以与每个鳍107接触。在实施例中，可以再生长源极/漏极区201，并且在一些实施例中，可以再生长源极/漏极区201以形成应力源，该应力源将对位于堆叠件115下方的鳍107的沟道区施加应力。在鳍107包括硅并且FinFET是p型器件的实施例中，可以利用诸如硅或具有与沟道区不同的晶格常数的其他材料(诸如硅锗)的材料通过选择性外延工艺再生长源极/漏极区201。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等前体，并且可以持续介于约5分钟和约120分钟之间(诸如约30分钟)。
在实施例中，源极/漏极区201可以形成为具有介于约和约之间的厚度，以及位于第一隔离区105上方的介于约和约之间(诸如约)的第一高度H1。在本实施例中，源极/漏极区201可以形成为具有位于第一隔离区105的上表面之上的介于约5nm和约250nm之间(诸如约100nm)的高度。然而，可以利用任何合适的高度。
一旦形成源极/漏极区201，可以通过注入适当的掺杂剂来将掺杂剂注入到源极/漏极区201中以补充鳍107中的掺杂剂。例如，可以注入诸如硼、镓、铟等的p型掺杂剂以形成PMOS器件。可选地，可以注入诸如磷、砷、锑等n型掺杂剂以形成NMOS器件。可以使用堆叠件115和第一间隔件113作为掩模来注入这些掺杂剂。应当注意，本领域的普通技术人员将意识到，可使用许多其他工艺、步骤等来注入掺杂剂。例如，本领域的普通技术人员将意识到，可以使用间隔件和衬垫的各个组合来实施多个注入，以形成具有特定形状或具有适合于特定目的的特性的源极/漏极区。这些工艺中的任何工艺都可以用于注入掺杂剂，并且以上描述并不意味着将本发明限制于上述步骤。
此外，此时，去除在形成源极/漏极区201期间覆盖伪栅极材料111的硬掩模。在实施例中，可以使用例如对硬掩模的材料具有选择性的湿蚀刻或干蚀刻工艺来去除硬掩模。然而，可以使用任何合适的去除工艺。
图2A还示出在堆叠件115和源极/漏极区201上方形成层间介电(ILD)层203(在图2中以虚线示出以便更清楚地示出下面的结构)。ILD层203可包括诸如硼磷硅酸盐玻璃(BPSG)的材料，但是可以使用任何合适的电介质。可以使用诸如PECVD的工艺形成ILD层203，但是可以可选地使用诸如LPCVD的其他工艺。ILD层203可以形成为介于约和约之间的厚度。一旦形成，可使用例如平坦化工艺(诸如化学机械抛光工艺)使ILD层203与第一间隔件113齐平，但是可以使用任何合适的工艺。
在形成ILD层203之后，可以去除并替换伪栅电极111和伪栅极电介质109的材料以形成栅叠件205。在实施例中，可以使用利用对伪栅电极111的材料具有选择性的蚀刻剂的例如湿蚀刻或干蚀刻工艺来去除伪栅电极111。然而，可以使用任何合适的去除工艺。
一旦已经去除伪栅电极111，可以重新填充留下的开口以形成栅叠件205。在特定实施例中，栅叠件205包括第一介电材料211、第一金属材料213、第二金属材料215和第三金属材料217。在实施例中，第一介电材料211是通过诸如原子层沉积、化学汽相沉积等工艺沉积的诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、它们的组合等高k材料。第一介电材料211可以沉积至介于约和约之间的厚度，但是可以使用任何合适的材料和厚度。
第一金属材料213可以形成为邻近第一介电材料211，并且可以由诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、它们的组合等金属材料形成。可以使用诸如原子层沉积、化学汽相沉积、溅射等沉积工艺来将第一金属材料213沉积至介于约和约之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第二金属材料215可以形成为邻近第一金属材料213，并且在特定实施例中，可以类似于第一金属材料213。例如，第二金属材料215可以由诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、它们的组合等金属材料形成。此外，可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺来将第二金属材料215沉积至介于约和约之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第三金属材料217填充通过去除伪栅电极111而留下的开口的剩余部分。在实施例中，第三金属材料217是诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等金属材料，并且可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺来沉积，以填充和/或过填充通过去除伪栅电极111而留下的开口。在特定实施例中，第三金属材料217可沉积为具有介于约和约 之间的厚度，但是可以使用任何合适的材料、沉积工艺和厚度。
一旦已经填充通过去除伪栅电极111留下的开口，则可以平坦化材料，以便去除通过去除伪栅电极111留下的开口外部的任何材料。在特定实施例中，可以使用诸如化学机械抛光的平坦化工艺来实施去除。然而，可以使用任何合适的平坦化和去除工艺。
在已经形成和平坦化栅叠件205的材料之后，可以使栅叠件205的材料凹进并且用覆盖层221覆盖。在实施例中，可以通过使用对栅叠件205的材料具有选择性的蚀刻剂的例如湿蚀刻或干蚀刻工艺来使栅叠件205的材料凹进。在实施例中，可以将栅叠件205的材料凹进介于约5nm和约150nm之间(诸如约120nm)的距离。然而，可以使用任何合适的工艺和距离。
一旦已经使栅叠件205的材料凹进，则可以沉积覆盖层221并且使其与第一间隔件113齐平。在实施例中，覆盖层221是使用诸如原子层沉积、化学汽相沉积、溅射等沉积工艺沉积的诸如SiN、SiON、SiCON、SiC、SiOC、它们的组合等的材料。覆盖层221可以沉积为介于约和约之间的厚度，然后使用诸如化学机械抛光的平坦化工艺来平坦化，从而使得覆盖层221与第一间隔件113齐平。
图3示出形成穿过第一蚀刻停止层223且穿过ILD层203的第一开口305，以便暴露源极/漏极区201，以准备形成第一接触件401(图3中未示出，但是下面相对于图4示出和描述)。此外，为了简便起见，以简化的形式示出栅叠件205，而未示出额外层。在实施例中，可以通过首先在源极/漏极区201上方放置并图案化第一光刻胶301来形成第一开口305。在实施例中，第一光刻胶301是具有底部抗反射涂层(BARC)层、中间掩模层和顶部光刻胶层的三层光刻胶(在图3内未单独示出)。然而，可以使用任何合适类型的光敏材料或材料的组合。
一旦已经放置第一光刻胶301，则图案化第一光刻胶301。在实施例中，可以通过将第一光刻胶301内的光敏材料(例如，三层光刻胶中的顶部光刻胶层)通过例如掩模板而暴露于图案化的能量源(例如，光)来图案化第一光刻胶301。能量的影响将在光敏材料的被图案化的能量源影响的那些部分中引起化学反应，从而改变光刻胶的曝光部分的物理性质，从而使得第一光刻胶301的曝光部分的物理性质不同于第一光刻胶的未曝光部分的物理性质。然后可以利用例如显影剂(未单独示出)使第一光刻胶301显影，以便将第一光刻胶301的曝光部分与第一光刻胶301的未曝光部分分离。
在实施例中，图案化第一光刻胶301以形成暴露第一蚀刻停止层223的开口。因此，图案化第一光刻胶以形成具有介于约和约之间(诸如约)的第一宽度W1的开口。然而，可以利用任何合适的宽度。
一旦已经图案化第一光刻胶301，就可以使用第一光刻胶剂301作为掩模来形成第一开口305。在实施例中，可以使用第一蚀刻工艺(在图3中由标记为303的波浪线表示)形成第一开口305，第一蚀刻工艺可以是诸如反应离子蚀刻工艺的各向异性蚀刻工艺。在源极/漏极区201包括诸如硅的材料的特定实施例中，第一蚀刻工艺303可以是使用诸如H2、BCl3、SF6、C4F8、CH4、CH3F、CH2F2、N2、O2、Ar、Cl2、NF3、HBr、SiCl4、它们的组合等蚀刻剂的反应离子蚀刻。然而，可以使用诸如湿蚀刻工艺的任何合适的工艺，以及任何合适的反应物。
第一蚀刻工艺303可以用于形成第一开口305，以准备形成第一接触件401。在特定实施例中，可利用第一蚀刻工艺303来将ILD层203的材料去除至介于约5nm和约200nm之间(诸如约15nm)的第二距离D2。然而，可以利用任何合适的深度。此外，第一开口305在邻近第一间隔件113的顶部的点处可以具有第一宽度W1(从第一光刻胶301)，并且在第一开口305的底部处还可以具有介于约8nm和约40nm之间的第二宽度W2。然而，可以利用任何适当的尺寸。
一旦已经形成第一开口305，就可以去除第一光刻胶301。在实施例中，可以使用例如灰化工艺去除第一光刻胶301，从而增加第一光刻胶301的温度，直到第一光刻胶301经历热分解，此时可以容易地去除第一光刻胶301。然而，还可以使用诸如湿蚀刻的任何合适的去除工艺。
图4示出形成可选的硅化物接触件(未示出)以及填充通过第一蚀刻工艺303形成的第一开口305以形成第一接触件401。硅化物接触件可以包括钛、镍、钴或铒，以便降低接触件的肖特基势垒高度。然而，还可以使用诸如铂、钯等的其他金属。可以通过毯式沉积合适的金属层，接着通过使金属与下面暴露的硅反应的退火步骤来实施硅化。然后诸如利用选择性蚀刻工艺来去除未反应的金属。硅化物接触件的厚度可以介于约5nm和约50nm之间。
在实施例中，第一接触件401可以是诸如W、Al、Cu、AlCu、W、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、Ti、TiAlN、Ru、Mo或WN的导电材料，但是可以使用诸如铝、铜、它们的合金、它们的组合等的任何合适的材料，并且可以使用诸如溅射、化学汽相沉积、电镀、化学镀等的沉积工艺将其沉积到第一开口305中，以填充和/或过填充由第一蚀刻工艺303形成的第一开口305。一旦填充或过填充，可以使用诸如化学机械抛光(CMP)的平坦化工艺去除由第一蚀刻工艺303形成的第一开口305外部的任何沉积的材料，并且第一接触件401可以具有介于约和约之间的厚度。然而，可以利用任何合适的材料或形成工艺。
图5示出在栅叠件205上方形成第一蚀刻停止层223。在一个实施例中，第一蚀刻停止层223可以使用等离子体增强化学汽相沉积(PECVD)由氮化硅形成，尽管可以可选地使用诸如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx，其他电介质、它们的组合等其他材料，并且可选择使用形成第一蚀刻停止层223的可选技术，诸如低压CVD(LPCVD)、PVD等。第一蚀刻停止层223可以具有介于约和约之间的厚度。
图5还示出在栅电极111上方形成第一介电层503。第一介电层503可以由诸如低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅、氧化硅、氮化硅)、聚合物(诸如聚酰亚胺)，它们的组合等一种或多种合适的介电材料制成。可以通过诸如旋涂工艺或化学汽相沉积(CVD)的工艺形成第一介电层503，但是可以使用任何合适的工艺，并且可以具有介于约和约之间(诸如约)的第三厚度T3。
图5还示出图案化第一介电层503和第一蚀刻停止层223两者以形成暴露第一接触件401的第二开口505。在实施例中，可以通过首先在第一介电层503上方放置和图案化第二光刻胶507来图案化第一介电层503和第一蚀刻停止层223。在实施例中，第二光刻胶507类似于第一光刻胶301(上面相对于图3描述的)，并且可以以类似的方式放置和图案化。例如，第二光刻胶507可以是用图案化的能量曝光的三层光刻胶，以便图案化第二光刻胶507。然后可以显影并且蚀刻第二光刻胶507以图案化第二光刻胶507。
一旦已经图案化第二光刻胶507，则可以使用第二光刻胶507作为掩模将第二光刻胶507的图案转印至第一介电层503和第一蚀刻停止层223。在实施例中，可以使用第二蚀刻工艺(在图5中由标记为509的波浪线表示)来图案化第一介电层503，第二蚀刻工艺可以是诸如反应离子蚀刻工艺的各向异性蚀刻工艺。然而，可以使用诸如湿蚀刻工艺的任何合适的工艺以及任何合适的反应物。
可以使用第二蚀刻工艺509去除第一介电层503的材料以形成第二开口505，以准备形成第二接触件701(图5中未示出，但是在下面相对于图7示出和讨论)。在特定实施例中，可利用第二蚀刻工艺509来去除第一介电层503的材料，直到暴露第一蚀刻停止层223。然而，可以使用诸如湿蚀刻的任何合适的去除工艺。
一旦已经暴露第一蚀刻停止层223，则可以通过第一蚀刻停止层223转印第一介电层503的图案，以暴露第一接触件401。在实施例中，可以使用例如各向异性蚀刻工艺(诸如反应离子蚀刻)来转印图案，各向异性蚀刻工艺使用对第一蚀刻停止层223的材料具有选择性的蚀刻剂。然而，还可以使用诸如湿蚀刻的任何合适的蚀刻剂或工艺。
此外，在已经打开第一蚀刻停止层223以暴露下面的第一接触件401之后，可以停止蚀刻而不延伸到第一接触件401中，或者可以继续以稍微过蚀刻并且形成部分延伸到第一接触件401中的第二开口505。在特定实施例中，第二开口505可以延伸到第一接触件401中介于约和约之间(诸如小于约)的第三距离D3。然而，可以利用任何合适的距离。
在实施例中，第二开口505可以形成为具有锥形侧壁，从而使得第二开口505的顶部大于第二开口505的底部。在特定实施例中，第二开口505在第二开口505的顶部处(邻近第一介电层503)可具有介于约和约之间(诸如约)的第三宽度W3。此外，在特定实施例中，第二接触件在第二开口505的底部处(邻近第一接触件401)可具有等于或小于第三宽度W3的第四宽度W4(诸如具有介于约10nm和约50nm之间的第四宽度W4)。然而，可以利用任何合适的尺寸。
图6A示出，一旦已经形成第二开口505，第二介电层601可以形成为以衬垫第二开口505。在实施例中，第二介电层601可以包括诸如氮化硅、SiON、SiCON、SiC、SiCN、SiOC、它们的组合等的介电材料，并且可以沉积为介于约和约之间的厚度，其中临界尺寸介于约和约之间。此外，第二介电层601可以具有大于约0.5nm的临界尺寸。然而，可以利用任何合适的材料和厚度。
图6B示出可以使用诸如原子层沉积的共形沉积工艺形成第二介电层601的沉积系统600。在实施例中，沉积系统600从第一前体传送系统605和第二前体传送系统606接收前体材料，以形成一系列的材料单层，以衬垫第二开口505。在实施例中，第一前体传送系统605和第二前体传送系统606可以彼此结合工作以向沉积室603供应各种不同的前体材料，其中在该沉积室中放置衬底101(以及因此形成第二开口505)。然而，第一前体传送系统605和第二前体传送系统606可以具有彼此类似的物理组件。
例如，第一前体传送系统605和第二前体传送系统606均包括气体供应器607和流量控制器609(在图6B中针对第一前体传送系统605进行了标注，但是为了简洁的目的，没有针对第二前体传送系统606进行标注)。在第一处理前体以气态存储的实施例中，气体供应器607可以向沉积室603供应第一处理前体。气体供应器607可以是诸如气体存储罐的容器，或者位于沉积室603本地或者远离沉积室603。可选地，气体供应器607可以是独立地制备第一处理前体并且将其传送至流量控制器609的设备。可以将第一处理前体的任何合适的来源用作气体供应器607，并且所有这些来源均旨在包括在实施例的范围内。
气体供应器607可以向流量控制器609供应期望的前体。流量控制器609可以用于控制前体至前体气体控制器613并且最终到沉积室603的流量，从而还有助于控制沉积室603内的压力。例如，流量控制器609可以是比例阀、调节阀、针型阀、压力调节器、大流量控制器、它们的组合等。然而，可以使用用于控制和调节流量的任何合适的方法，并且所有这些组件和方法完全旨在包括在实施例的范围内。
然而，本领域的普通技术人员将意识到，虽然本文将第一前体传送系统605和第二前体传送系统606描述为具有相同的组件，但是这仅是示例性的实例，并且不旨在以任何方式限制实施例。可选择使用任何类型的合适的前体传送系统，该系统具有与沉积系统600内的其他前体传送系统的任何组件相同或不同的任意类型和数量的独立组件。所有这些前体系统完全旨在包括在本实施例的范围内。
此外，在第一处理前体以固态或液态存储的实施例中，气体供应器607可以存储载气，并且载气可以引入前体罐(未单独示出)，该前体罐存储固态或液态的第一处理前体。然后，在将第一处理前体送至前体气体控制器613之前，载气用于推送并且承载第一处理前体，同时第一处理前体蒸发或升华为前体罐的气体部分。任何合适的方法和单元的组合可用于提供第一处理前体，并且单元的所有这些组合都完全旨在包括在实施例的范围内。
第一前体传送系统605和第二前体传送系统606可以将它们各自的前体材料供应到前体气体控制器613中。前体气体控制器613将第一前体传送系统605和第二前体传送系统606连接至沉积室603并且与沉积室603隔离以便将期望的前体材料传送至沉积室603。前体气体控制器613可以包括诸如阀、流量计、传感器等器件以控制每种前体的传送速率并且可以通过从控制单元615(下文相对于图6C进一步描述)接收的指令来进行控制。
一旦接收到来自控制单元615的指令，前体气体控制器613可以打开和关闭阀，以便将第一前体传送系统605和第二前体传送系统606中的一个连接至沉积室603，并且将期望的前体材料通过歧管626导入沉积室603，并到达喷头617。喷头617可以用于将所选择的前体材料分散到沉积室603中，并且可以设计为均匀地分散前体材料，以使由不均匀扩散产生的不期望的工艺条件最小化。在实施例中，喷头617可以具有圆形设计，其中，开口均匀地分散在喷头617周围，以允许将期望的前体材料分散到沉积室603中。
然而，本领域的普通技术人员将意识到，以上描述的通过单个喷头617或通过单点引入将前体材料引入到沉积室603仅仅只是说明性的，但并不旨在限制实施例。可选择使用任何数量的分离且独立的喷头617或其他开口以将前体材料引入沉积室603。喷头和其他引入点的所有这些的组合都完全旨在包括在实施例的范围内。
沉积室603可以接收期望的前体材料并且将前体材料暴露于第二开口505的侧壁，并且沉积室603可以是可适于分散前体材料并使前体材料与第二开口505的侧壁接触的任何期望的形状。在图6B所示的实施例中，沉积室603具有圆柱形侧壁和底部。然而，沉积室603不限于圆柱形，并且可以使用诸如中空方管、八角形等其他任何形状。此外，可以由与各种工艺材料不发生反应的材料制成的壳体619来围绕沉积室603。这样，虽然壳体619可以是耐受沉积工艺中所涉及的化学品和压力的任何合适的材料，但在一个实施例中，壳体619可以是钢、不锈钢、镍、铝、它们的合金、它们的组合等。
在沉积室603内，衬底101可以放置在安装平台621上以便在沉积工艺期间定位并且控制衬底101。安装平台621可以包括加热装置，以在沉积工艺期间加热衬底101。此外，尽管在图6B中示出单个安装平台621，但是任何数量的安装平台621可以额外地包括在沉积室603内。
此外，沉积室603和安装平台621可以是集群工具系统(未示出)的部分。集群工具系统可以与自动处理系统协作，以在沉积工艺之前将衬底101定位和放置到沉积室603中，并且在沉积工艺期间定位和保持衬底101，以及在沉积工艺之后从沉积室603去除衬底101。
沉积室603还可以具有排气口625以用于将废气排出沉积室603。真空泵623可以连接至沉积室603的排气口625以有助于排出废气。在受控制单元615的控制下，真空泵623还可以用于将沉积室603内的压力减少并且控制至期望的压力，并且还可以用于从沉积室603中排出前体材料以准备引入接下来的前体材料。
图6C示出控制单元615的实施例，该控制单元可以用于控制前体气体控制器613和真空泵623(如图6B所示)。控制单元615可以是任何形式的计算机处理器并且可以用在用于控制工艺机器的工业环境中。在实施例中，控制单元615可以包括处理单元602，诸如台式计算机、工作站、便携式计算机或为特定应用定制的专用单元。控制单元615可以配有有显示器604以及一个或多个输入/输出部件611，诸如指令输出、传感器输入、鼠标、键盘、打印机、它们的组合等。处理单元602可以包括中央处理单元(CPU)608、存储器610、大容量存储器件612、视频适配器624和连接至总线618的I/O接口616。
总线618可以是包括存储器总线或存储器控制器、外围总线或视频总线的几种总线体系结构的任何类型中的一种或多种。CPU 608可以包括任何类型的电子数据处理器，并且存储器610可以包括诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或只读存储器(ROM)的任何类型的系统存储器。大容量存储器件612可以包括任何类型的存储器件，这些器件被配置为存储数据、程序和其他信息以及编译数据、程序和通过总线618访问的其他信息。例如，大容量存储器件612可以包括一个或多个硬盘驱动器、磁盘驱动器或光盘驱动器。
视频适配器624和I/O接口616提供接口以将外部输入和输出器件连接至处理单元602。如图6C所示，输入和输出器件的实例包括连接至视频适配器624的显示器604和连接至I/O接口616的诸如鼠标、键盘、打印机等的I/O组件611。其他器件可以连接至处理单元602，并且可以使用额外的或较少的接口卡。例如，串行接口卡(未示出)可以用于提供打印机的串行接口。处理单元602还可以包括网络接口620，其可以是至局域网(LAN)或广域网(WAN)622的有线链路和/或无线链路。
应当注意，控制单元615可以包括其他的组件。例如，控制单元615可以包括供电电源、电缆、主板、可移动存储介质、机箱等。虽然未在图6C中示出，但是这些其他的组件可认为是控制单元615的部分。
在实施例中，可以通过将第一前体材料放入道第一前体传送系统605中来开始形成第二介电层601。例如，在第二介电层601是氮化硅的实施例中，第一前体材料可以是诸如二氯甲硅烷的前体并且可以放置到第一前体传送系统605中。然而，本领域的普通技术人员将意识到，这种前体不仅是可以用于形成氮化硅层的前体，并且二氯甲硅烷的使用不旨在限制实施例。可以使用用于形成氮化硅层的任何合适的形态(固体、液体或气体)的任何合适的前体材料(诸如一氯甲硅烷)，或可以使用用于形成其他材料的任何其他前体。
此外，可以将第二前体材料放置到第二前体传送系统606中。在氮化硅层是用于第二介电层601的所期望的材料的实施例中，第二前体材料可以是含氮的前体材料以与第一前体材料反应来形成氮化硅的单层。例如，在二氯甲硅烷用作第一前体材料的实施例中，氨(NH3)可以用作第二前体材料并且可以放置在第二前体传送系统606中。然而，将氨作为第二前体材料的描述不旨在限制实施例，并且可以使用诸如N2、它们的组合等的任何其他合适的前体材料来用作第二前体材料。
一旦将第一前体材料和第二前体材料分别放置到第一前体传送系统605和第二前体传送系统606中，就通过控制单元615向前体气体控制器613发送指令以将第一前体传送系统605连接至沉积室603来开始形成第二介电层601。一旦连接，第一前体传送系统605就可以通过前体气体控制器613和歧管626来向喷头617传送第一前体材料(例如，二氯甲硅烷)。然后喷头617可以将第一前体材料分散到沉积室603中，其中第一前体材料可以被吸附并且与第二开口505周围的暴露表面反应。
在形成氮化硅层的实施例中，第一前体材料可以以介于约1slm和约5slm的流速在约50秒每循环的时间内流入沉积室603中。此外，沉积室603可以保持在介于约3托和约5托之间(诸如约4托)的压力下以及介于约450℃和约700℃之间(诸如约550℃)的温度下。然而，本领域的普通技术人员将意识到，这些工艺条件仅旨在说明，可以使用任何合适的工艺条件，并且同时仍在实施例的范围内。
当第一前体材料吸附到第二开口505的表面上时，第一前体材料将与位于暴露表面上的开放活性位点反应。然而，一旦暴露表面上的所有开放活性位点已与第一前体材料反应，则反应将停止，因为不再有第一前体材料结合的开放活性位点。该限制导致第一前体材料与第二开口505的暴露表面的反应是自限制的，并且在第二开口505的表面上形成反应的第一前体材料的单层，从而允许更精确控制第二介电层601的厚度。
在完成自限制反应之后，沉积室603将清除第一前体材料。例如，控制单元615可以指示前体气体控制器613与第一前体传送系统605(包含将要从沉积室603中清除的第一前体材料)断开并且连接清除气体传送系统614以将清除气体传送至沉积室603。在实施例中，清除气体传送系统614可以是气体罐或向沉积室603提供诸如氮、氩、氙或其他非活性气体的其他设备。此外，控制单元615还可以开启真空泵623以向沉积室603施加压力差以有助于去除第一前体材料。在大约3秒内，清除气体和真空泵623一起可以从沉积室603中清除第一前体材料。
在完成第一前体材料的清除之后，可以通过控制单元615向前体气体控制器613发送指令来断开清除气体传送系统614并且将第二前体传送系统606(包含第二前体材料)连接至沉积室603，以开始向沉积室603引入第二前体材料(例如，氨)。一旦连接，第二前体传送系统606可以向喷头617传送第二前体材料。然后喷头617可以将第二前体材料分散到沉积室603中，其中第二前体材料可以吸附在第二开口505的暴露表面上并且在另一自限制反应中与第一前体材料反应以在第二开口505的暴露表面上形成期望材料(例如，氮化硅)的单层。
在以上讨论的利用二氯甲硅烷形成氮化硅层的实施例中，氨可以以介于约2slm和约10slm之间(诸如约5slm)的流速在约30秒时间内流入沉积室603中。此外，沉积室603可以保持在约0托的压力下以及介于约450℃和约700℃之间的温度下。然而，本领域的普通技术人员将意识到，这些工艺条件仅旨在说明，可以使用任何合适的工艺条件来引入氧，并且同时仍在实施例的范围内。
在已经形成期望材料(例如，氮化硅)的单层之后，例如，可以在3秒内使用来自清除气体传送系统614的清除气体(例如，氮气)来净化沉积室603(在第二开口505的暴露表面上留下期望材料的单层)。在净化沉积室603之后，完成用于形成期望材料的第一循环，并且可以开始类似于第一循环的第二循环。例如，重复的循环可以引入第一前体材料、利用清除气体清除、利用第二前体脉冲化(pulse)以及利用清除气体清除。可以重复这些循环直到第二介电层601具有介于约和约之间的第四厚度T4。一旦达到第二介电层601的期望厚度，就可以从沉积室603中去除衬底101以用于进一步的处理。
然而，本领域普通技术人员将意识到，上述用于形成第二介电层601的工艺旨在说明，并且不旨在限制实施例。可以使用任何其他合适的工艺，诸如初始地脉冲化第二前体材料(例如，氨)、利用清除气体清除、引入第一前体材料(如，二氯甲硅烷)、以及利用清除气体清除以完成第一循环并且然后重复第一循环。用于形成第二介电层601的这种工艺或任何其他合适的工艺完全旨在包括在实施例的范围内。
图7示出暴露下面的第一接触件401的第二介电层601的开口，以及示出与第一接触件401电连接的第二接触件701的形成。在实施例中，可以通过首先在第二介电层601上方放置和图案化第三光刻胶(图7中未单独示出)来图案化第二介电层601。在实施例中，第三光刻胶类似于第一光刻胶301(上面相对于图3描述)，并且可以以类似的方式放置和图案化。例如，第三光刻胶507可以是用图案化的能量曝光的三层光刻胶，以便图案化第三光刻胶。然后显影第三光刻胶。
一旦已经图案化第三光刻胶，则可以使用第三光刻胶作为掩模将第三光刻胶的图案转印至第二介电层601。在实施例中，可以使用第三蚀刻工艺来图案化第二介电层601，第三蚀刻工艺可以是诸如反应离子蚀刻工艺的各向异性蚀刻工艺，以形成穿过第二介电层601的第三开口703，第三开口703具有大于第二宽度W2的第五宽度W5(例如，第五宽度W5与第二宽度W2的比率小于1)。在特定实施例中，第五宽度W5可以介于约3nm和约20nm之间。然而，可以使用诸如湿蚀刻工艺的任何合适的工艺，以及任何合适的反应物或尺寸。
在另一实施例中，形成第三开口703而不使用光刻胶。在本实施例中，通过实施第三蚀刻工艺以去除第二介电层601的水平部分，同时垂直部分保护第二介电层601的下面部分来形成第三开口703。这样，保留第二介电层601的沿着第二开口505的侧壁的部分。然而，可以使用形成第三开口703的任何合适的工艺。
一旦已经暴露第一接触件401，就可以沉积导电材料以填充和/或过填充第二开口505和第三开口703，以与第一接触件401电连接。在实施例中，第二接触件701可以是诸如钨(W)的导电材料，但是可以使用诸如铝、铜、它们的合金、它们的组合等的任何合适的材料，并且可以使用诸如溅射、化学汽相沉积、电镀(具有晶种层)、化学镀等的沉积工艺来沉积导电材料，以填充和/或过填充第二开口505。
一旦填充或过填充，可以使用诸如化学机械抛光(CMP)的平坦化工艺来去除第二开口505外部的任何沉积的材料。这种工艺还可以用于去除第二介电层601的位于第二开口505外部的任何材料，从而平坦化第二介电层601和第二接触件701。通过平坦化导电材料，第二接触件701在第二接触件701的顶部处可以具有大于第五宽度W5的第六宽度W6(例如，W6与W5的比率大于1)。在特定实施例中，第六宽度W6可以介于约5nm和约35nm之间。此外，第二接触件701在邻近第一蚀刻停止层223的顶面的点处可以具有介于约3nm和约30nm之间的第七宽度W7。然而，可以使用任何合适的宽度。
在特定实施例中，第四宽度W4和第七宽度W7之间的比率大于1，并且第二宽度W2和第七宽度W7之间的比率大于1。此外，第四宽度W4可以大于第二宽度W2，第二宽度W2可以大于第六宽度W6，第六宽度W6可以大于第七宽度W7，并且第七宽度W7可以大于第二宽度W2。然而，可以利用任何合适的尺寸。
一旦已经形成第二接触件701，半导体器件100就准备好进行额外的处理。在一些实施例中，额外的处理可以包括在第二接触件701上方形成一个或多个金属化层以形成功能电路，形成与金属化层电连接的接触焊盘，以及封装半导体器件100，从而使得半导体器件100可以附接至其他外部器件。
通过在金属零(M0)至氧化物限定(OD)(MD)蚀刻工艺之前添加第二介电膜，可以减小器件的整体尺寸。此外，存在较少的光刻和蚀刻工艺负载，较少的光刻套刻要求，和较少的图案负载以及沟道的强隔离。所有这些可以导致较好的器件和Cp产率性能，以及扩大的可靠性和泄漏窗口以及较好的MD工艺窗口和finFET工艺中的在线控制。
图8A至图8C示出又一实施例，其中存在不具有金属栅极缝隙的多步骤接触轮廓。首先参见图8A，在该实施例中，第二开口505和第二介电层601具有锥形形状，而不是几乎完全共形的(如上面相对于图7所示)，随着第二介电层601朝向鳍107移动。在特定实施例中，第二介电层601在第二开口505的顶部处具有第四厚度T4，但是随着第二介电层601沿着第二开口505的侧壁朝向鳍107移动，第二介电层601的厚度将减小直到其在第二开口的底部处为零或接近零。
为了形成具有锥形形状的第二开口505，可以以介于约500W和约700W之间的偏置功率和约10mTorr的压力实施第二蚀刻工艺509。在可选实施例中，栅叠件205可以具有可调节的第一间距P1，以便帮助形成锥形形状。在该实施例中，第一间距P1可以调节为大于约100nm。然而，可以使用任何合适的方法或参数来形成具有锥形形状的第二开口505。
接下来参见图8B，在该实施例中，第二开口505具有垂直形状，而不是锥形和具有倾斜的侧壁(如上面相对于图7所示)。在特定实施例中，第二开口505的侧壁垂直于鳍107或几乎垂直于鳍107。这样，第二接触701的侧壁也将垂直或几乎垂直于鳍107。
为了形成具有垂直侧壁的第二开口505，可以以大于约800W的偏置功率和介于约5mTorr和约8mTorr之间的压力实施第二蚀刻工艺509。在可选实施例中，栅叠件205可以具有可调节的第一间距P1，以便帮助形成垂直形状。在该实施例中，第一间距P1可以调节为介于约30nm和约100nm之间。然而，可以使用任何合适的方法或参数来形成具有垂直侧壁形状的第二开口505。
参见图8C，在该实施例中，第二开口505具有瓶形，而不是锥形或垂直的。为了形成具有瓶形的第二开口505，可以以大于约800W的偏置功率和介于约5mTorr和约8mTorr之间的压力实施第二蚀刻工艺509。此外，实施过蚀刻。例如，在首先形成垂直侧壁的实施例中，过蚀刻可以实施比形成垂直侧壁的时间多30％的时间段。在可选实施例中，栅叠件205可以具有可调节的第一间距P1，以便帮助形成瓶形。在该实施例中，第一间距P1可以调节为小于约30nm。然而，可以使用任何合适的方法或参数来形成具有瓶形的第二开口505。
图9A至图9C示出类似于上面相对于图8A至图8C描述的实施例的另一的实施例。在这些实施例中，栅叠件205包括位于栅叠件205的材料内的缝隙901或空隙，而不是无缝隙的栅叠件205。例如，如图9A所示，可以存在锥形的第二介电层601(如上面相对于图8A所述)以及包含缝隙901的栅叠件205。作为另一实例，可以存在包含缝隙901的具有垂直侧壁(如上面相对于图8B所述)的第二开口505。作为又一个实例，可以存在包含缝隙901的具有瓶形(如上面相对于图8C所述)的第二开口505。本文所述的任何实施例还可以包含在伪栅电极111的材料内缝隙901。
当用于短沟道器件的栅极宽度小并且使用非共形沉积工艺时，在栅叠件205内沉积第三金属材料217的工艺期间形成缝隙901。在实现缝隙的形成的特定实施例中，对其中栅极宽度W1等于或小于15nm的器件使用诸如化学汽相沉积或物理汽相沉积的非共形沉积工艺。
图10A至图10C示出又一实施例，其中剪裁与第一接触件401物理接触的第二接触件701的轮廓。在图10A示出的实施例中，图10A示出具有锥形侧壁的第二开口505，第二接触件701的轮廓可以包括垂直于鳍107或几乎垂直于鳍107的第一侧壁。此外，第一侧壁通过第二接触件701的底面接合在一起，第二接触件701的底面具有延伸在第一侧壁之间的凹形形状。
在实施例中，利用第三蚀刻工艺的过蚀刻(用于穿透第二介电层601)形成第二接触件701的底面的形状。在特定实施例中，实施过蚀刻的时间大于穿透第二介电层601的时间的30％。然而，可以使用形成该形状的任何合适的工艺。
图10B示出另一实施例，其中第二接触件701具有垂直于鳍107的第一侧壁。然而，在该实施例中，在第一侧壁之间延伸的底面不具有凹形形状(如上面相对于图10A所述)，而是平坦的。
在实施例中，利用第三蚀刻工艺的过蚀刻(用于穿透第二介电层601)以及高偏置功率和低压(例如，约5mTorr至约8mTorr)形成如图10B所示的第二接触件701的底面的形状。在特定实施例中，实施过蚀刻的时间大于穿透第二介电层601的时间的30％。然而，可以使用形成该形状的任何合适的工艺。
图10C示出另一实施例，其中在第一侧壁之间延伸的第二接触件701的底面是平坦的。然而，在该实施例中，第一侧壁不垂直于鳍107，第一侧壁是锥形的，使得它们不垂直于鳍107。在该实施例中，实施第三蚀刻工艺，而没有过蚀刻。
图11A至图11C分别示出图10A至图10C中描述的那些的额外实施例。特别地，图11A至图11C示出其中图10A至图10C所示的伪栅电极111的材料包含缝隙901的实施例。在实施例中，缝隙901可以类似于上面相对于图9A至图9C所述的并且使用类似的工艺制造。然而，可以利用在伪栅电极111的材料内形成缝隙901或空隙的任何合适的工艺。
通过利用本文所述的实施例，可以减少光刻和蚀刻工艺负载，并且存在较小的套刻要求。此外，存在较少的图案负载和对于沟道的强隔离。所有这些导致具有扩大的可靠性/泄漏窗口的较好的器件和产量性能，扩大的可靠性/泄漏窗口允许finFET工艺中的较好的工艺窗口和在线控制。
根据实施例，提供了一种制造半导体器件的方法，包括形成至源极/漏极区的第一接触件，源极/漏极区邻近第一间隔件的至少部分并且与其齐平，该第一间隔件邻近栅电极。在栅电极上方形成介电层，并且图案化介电层以形成穿过介电层的第一开口，第一开口暴露第一接触件。用介电材料衬垫第一开口的侧壁，并且用导电材料填充第一开口的剩余部分以形成第二接触件，第二接触件延伸穿过介电材料以与第一接触件接触。
在一些实施例中，该方法还包括：在衬垫所述第一开口的所述侧壁之后图案化所述介电材料以暴露所述第一接触件。
在一些实施例中，衬垫所述第一开口的所述侧壁包括至少部分地实施原子层沉积工艺。
在一些实施例中，所述介电材料具有大于约0.5nm的厚度。
在一些实施例中，所述第二接触件在第一界面处接触所述第一接触件，并且在所述第一界面处，所述第一接触件具有第一宽度，并且所述第二接触件具有小于所述第一宽度的第二宽度。
在一些实施例中，所述栅电极位于半导体鳍上方。
在一些实施例中，该方法还包括：在形成至所述源极/漏极区的所述第一接触件之前，去除所述半导体鳍的部分；以及在形成至所述源极/漏极区的所述第一接触件之前，再生长所述源极/漏极区。根据另一实施例，一种制造半导体器件的方法，该方法包括在衬底上方的半导体鳍上方形成栅叠件和第一间隔件，并且去除由栅叠件和第一间隔件暴露的半导体鳍的部分。再生长源极/漏极区，并且第一接触件形成至源极/漏极区，第一接触件具有顶面，该顶面位于离衬底的距离等于或小于第一间隔件的顶面处。在第一接触件和栅叠件上方沉积介电层，并且形成穿过介电层的第一开口以暴露第一接触件。沿着第一开口的侧壁沉积介电材料，其中至少部分地使用原子层沉积工艺来完成沉积介电材料。去除介电材料的沿着第一开口的底部的部分以形成第二开口，并且用导电材料填充第一开口和第二开口以与第一接触件接触。
在一些实施例中，所述介电材料的侧壁延伸到所述第一接触件中。
在一些实施例中，沉积所述介电材料将所述介电材料沉积至大于0.5nm的厚度。
在一些实施例中，填充所述第一开口和所述第二开口还包括：过填充所述第一开口和所述第二开口；以及平坦化所述导电材料以去除所述导电材料的位于所述第一开口和所述第二开口外部的部分。
在一些实施例中，该方法还包括：在沉积所述介电材料之前，在所述第一接触件和所述栅叠件上方沉积接触蚀刻停止层。
在一些实施例中，该方法还包括：在去除所述介电材料的所述部分之后并且在填充所述第一开口和所述第二开口之前，去除所述接触蚀刻停止层的部分。
在一些实施例中，沉积所述介电材料还包括：将第一前体脉冲化成与所述第一开口的所述侧壁接触；清除所述第一前体；以及在清除所述第一前体之后，使第二前体脉冲化成沿着所述第一开口的侧壁与所述第一前体的产物接触。
根据又一实施例，一种半导体器件包括邻近第一间隔件的源极/漏极区，第一间隔件邻近栅电极。第一接触件与源极/漏极区物理连接，第一接触件与第一间隔件齐平，并且介电层位于栅电极上方。开口穿过介电层，该开口暴露第一接触件，并且介电材料衬垫开口的侧壁，该介电材料包括多个单层。导电材料填充开口的剩余部分并通过介电材料与第一接触件物理接触，导电材料与介电材料共享平坦的顶面。
在一些实施例中，所述介电材料具有大于0.5nm的厚度。
在一些实施例中，所述导电材料沿着界面接触所述第一接触件，并且所述导电材料在所述界面处具有第一宽度，并且所述第一接触件在所述界面处具有不同于所述第一宽度的第二宽度。
在一些实施例中，该半导体器件还包括：蚀刻停止层，位于所述栅电极和所述介电层之间，所述开口延伸穿过所述蚀刻停止层。
19.根据权利要求15所述的半导体器件，其中，所述平坦的顶面与所述介电层齐平。
在一些实施例中，所述栅电极位于半导体鳍的部分上方。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
形成至源极/漏极区的第一接触件，所述源极/漏极区邻近第一间隔件的至少一部分并且与所述第一间隔件的所述至少一部分齐平，所述第一间隔件邻近栅电极；
在所述栅电极上方形成介电层；
图案化所述介电层以形成穿过所述介电层的第一开口，所述第一开口暴露所述第一接触件；
用介电材料衬垫所述第一开口的侧壁；以及
用导电材料填充所述第一开口的剩余部分以形成第二接触件，所述第二接触件延伸穿过所述介电材料以与所述第一接触件接触。
2.根据权利要求1所述的方法，还包括：在衬垫所述第一开口的所述侧壁之后图案化所述介电材料以暴露所述第一接触件。
3.根据权利要求1所述的方法，其中，衬垫所述第一开口的所述侧壁包括至少部分地实施原子层沉积工艺。
4.根据权利要求1所述的方法，其中，所述介电材料具有大于约0.5nm的厚度。
5.根据权利要求1所述的方法，其中，所述第二接触件在第一界面处接触所述第一接触件，并且在所述第一界面处，所述第一接触件具有第一宽度，并且所述第二接触件具有小于所述第一宽度的第二宽度。
6.一种制造半导体器件的方法，所述方法包括：
在衬底上方的半导体鳍上方形成栅叠件和第一间隔件；
去除所述半导体鳍的由所述栅叠件和所述第一间隔件暴露的部分；
再生长源极/漏极区；
形成至所述源极/漏极区的第一接触件，所述第一接触件具有顶面，所述顶面位于离所述衬底的距离等于或小于所述第一间隔件的顶面的位置处；
在所述第一接触件和所述栅叠件上方沉积介电层；
形成穿过所述介电层的第一开口以暴露所述第一接触件；
沿着所述第一开口的侧壁沉积介电材料，其中，至少部分地使用原子层沉积工艺来完成沉积所述介电材料；
沿着所述第一开口的底部去除所述介电材料的部分以形成第二开口；以及
用导电材料填充所述第一开口和所述第二开口以与所述第一接触件接触。
7.根据权利要求6所述的方法，其中，所述介电材料的侧壁延伸到所述第一接触件中。
8.根据权利要求6所述的方法，其中，沉积所述介电材料将所述介电材料沉积至大于0.5nm的厚度。
9.一种半导体器件，包括：
源极/漏极区，邻近第一间隔件，所述第一间隔件邻近栅电极；
第一接触件，与所述源极/漏极区物理连接，所述第一接触件与所述第一间隔件齐平；
介电层，位于所述栅电极上方；
开口，穿过所述介电层，所述开口暴露所述第一接触件；
介电材料，衬垫所述开口的侧壁，所述介电材料包括多个单层；以及
导电材料，填充所述开口的剩余部分并且通过所述介电材料与所述第一接触件物理接触，所述导电材料与所述介电材料共享平坦的顶面。
10.根据权利要求9所述的半导体器件，其中，所述介电材料具有大于0.5nm的厚度。
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