CN107643789B - 一种变电站的智能电子设备 - Google Patents

Abstract

本发明公开了一种变电站的智能电子设备，用于监视及分析智能变电站产生的信息，包括：处理器，所述处理器配置有两个以上的SFP接口，其中，各所述SFP接口通过所述处理器内部的PHY芯片自适应10M/100M/1000M的以太口，进而，所述SFP接口可插接百兆光模块、千兆光模块、RJ45接口和SFP模块中的一种或两种以上。通过上述实施方式，其数据接口统一且能够适应多种以太口，结构简单、成本较低；并且，数据接收与处理不需要PCIE接口连接，减少了不稳定因素。

Description

一种变电站的智能电子设备

技术领域

本发明涉及电力设备技术领域，尤其涉及一种变电站的智能电子设备。

背景技术

现有技术变电站的电子设备中，处理器常通过FPGA来接收数据。然而，FPGA常通过不同的PHY芯片支持的接口来对应与百兆光模块、千兆光模块以及RJ45接口进行连接，进而该电子设备具有器件繁多、成本较高的缺点；并且，处理器与FPGA之间常通过PCIE接口连接，容易出现由于PCIE接口所存在的不稳定性造成接收数据中断甚至死机的问题。

发明内容

本发明为解决上述技术问题提供一种变电站的智能电子设备，其数据接口统一且能够适应多种以太口，结构简单、成本较低；并且，数据接收与处理不需要PCIE接口连接，减少了不稳定因素。

为解决上述技术问题，本发明提供一种变电站的智能电子设备，用于监视及分析智能变电站产生的信息，包括：处理器，所述处理器配置有两个以上的SFP接口，其中，各所述SFP接口通过所述处理器内部的PHY芯片自适应10M/100M/1000M的以太口，进而，所述SFP接口可插接百兆光模块、千兆光模块、RJ45接口和SFP模块中的一种或两种以上。

进一步地，所述智能电子设备包括后端FPGA以及两个以上的DSP，所述处理器还配置有一个RGMII接口，所述后端FPGA配置有一个千兆以太口，所述后端FPGA的千兆以太口与所述处理器的RGMII接口连接；其中，各所述DSP分别通过HPI接口连接至所述后端FPGA。

进一步地，所述智能电子设备包括前端FPGA，所述前端FPGA配置有两个以上百兆以太口和一个千兆以太口，所述FPGA用于将连接至其百兆以太口的外部百兆口转换为千兆口进而从其千兆以太口输出，所述前端FPGA的千兆以太口与所述处理器的一SFP接口连接。

进一步地，所述智能电子设备包括一个对时模块；所述前端FPGA和所述处理器均配置有RS485接口，所述对时模块通过相应所述RS485接口分别与所述前端FPGA和所述处理器连接并用于对接收的网络包进行B码对时。

进一步地，所述处理器的SFP接口共配置为八个，其中之一用于与所述前端FPGA连接，其余用于插接百兆光模块、千兆光模块、RJ45接口和SFP模块中的一种或两种以上。

进一步地，所述前端FPGA的百兆以太口共配置为八个，分别用于插接百兆光模块、RJ45接口和SFP模块中的一种或两种以上；所述DSP共配置为四个；所述前端FPGA的百兆以太口可插接百兆光模块、RJ45接口和SFP模块中的一种或两种以上。

进一步地，所述处理器单独设置于主控制板上，所述前端FPGA单独设置于网络接入板上，所述后端FPGA及各DSP一起设置于计算处理板上。

进一步地，所述智能电子设备包括机箱，所述机箱自下而上设置有第一支撑层和第二支撑层，所述主控板及通过高速接插件插接在所述主控板上的计算处理板一并支撑于所述第一支撑层，所述网络转接板支撑于所述第二支撑层；其中，所述第一支撑层与所述第二支撑层之间形成有散热空间。

进一步地，所述处理器内部集成有数据压缩引擎和RAID引擎。

进一步地，所述处理器内部集成有一个以上SATA接口，SATA硬盘通过所述SATA接口连接至所述处理器；其中，所述SATA接口设置为四个，相应地，四个所述SATA硬盘分别通过一所述SATA接口连接至所述处理器。

本发明的变电站的智能电子设备，具有如下有益效果：

通过在处理器上配置两个以上的根据处理器内部PHY芯片自适应10M/100M/1000M的以太口的SFP接口，使得数据接口统一，且能够适应多种以太口，结构简单、成本较低；并且，数据接收与处理不需要PCIE接口连接，减少了不稳定因素。

附图说明

图1是本发明变电站的智能电子设备一实施方式的结构示意图。

图2是本发明变电站的智能电子设备另一实施方式的结构示意图。

图3是图1所示变电站的智能电子设备的原理示意图。

图4是图2所示变电站的智能电子设备的安装结构示意图。

具体实施方式

下面结合附图和实施方式对本发明进行详细说明。

请参阅图1，本发明提供一种变电站的智能电子设备，该智能电子设备用于监视及分析智能变电站产生的信息。该智能电子设备包括：处理器11。该处理器11配置有两个以上的SFP接口12，其中，各SFP接口12通过处理器11内部的PHY芯片在软件选择下实现自适应10M/100M/1000M的以太口，进而SFP接口12可插接百兆光模块、千兆光模块、RJ45接口和SFP模块中的一种或两种以上而不会存在不兼容的问题。其中，处理器11主要功能包括报文接收、报文记录、报文分析、录波记录、事件记录、数据压缩、数据存储、数据转发。

在一较佳实施例中，继续参阅图1，该智能电子设备包括后端FPGA21以及两个以上的DSP22。处理器11还配置有一个RGMII接口（Reduced Gigabit Media IndependentInterface，吉比特介质独立接口），后端FPGA21配置有一个RGMII接口，后端FPGA21的RGMII接口与处理器11的RGMII接口连接。各DSP22分别连接至后端FPGA21， DSP22主要功能包括通道计算、录波启动、简报生成。优选地，各DSP22分别通过HPI接口连接至后端FPGA21，其中，HPI接口（Host Port Interface,主机接口）的接插件走线稳定性高、PCB布线方便。各DSP22以运算协处理器11的方式完成处理器11给定数据的计算，并返回计算结果。本发明支持多个DSP22协同完成单一任务的分布计算，或者多个任务的分布计算，DSP22的具体软件功能可以根据项目的目的不同而不同。

进一步地，请参阅图2，该智能电子设备还包括前端FPGA3。前端FPGA3配置有两个以上百兆以太口（ETH）和一个千兆以太口（GE），前端FPGA3的千兆以太口与处理器11的其中一SFP接口12连接。其中，该FPGA用于将连接至其百兆以太口的外部百兆口（ETH1～8）100转换为千兆口进而从其千兆以太口输出。优选地，该FPGA还用于为自其百兆以太口接收的网络包打上精确的时戳，必要时可完成小包到大包的组包和报文预处理工作，以减轻后处理的处理器11的工作量。其中，前端FPGA3的百兆以太口可插接百兆光模块、RJ45接口和SFP模块中的一种或两种以上。

上述的处理器11主要用于接收网络包（网络包可来源于前端FPGA3或者直接来源于SFP接口12）、为网络包打时标、完成网络包解析、数据组织、数据压缩、存盘和MMS服务等功能；并按功能需要组织后的数据送给DSP22运算，并根据DSP22运算结果对数据进行进一步的处理、输出GOOSE报文、保存相关数据等工作。

其中，为网络包打时戳（即时标）通常需要一对时模块4。进而该智能电子设备包括一个对时模块4。具体而言，前端FPGA3和处理器11均配置有RS485接口，对时模块4通过相应RS485接口分别与前端FPGA3和处理器11连接，该对时模块4用于对接收的网络包进行B码对时。较佳的，该对时模块4常可以采用微米级的时钟源。

上述实施例中，将该智能电子设备与相关二次设备连接时，推荐将相关二次设备的百兆口，即外部百兆口（ETH1～8）100常连接至前端FPGA3的百兆以太口，相关二次设备的千兆口，即外部千兆口（GE1～8）200直接与处理器11的SFP接口12连接。

在一具体实施例中，处理器11的SFP接口12共配置为八个。其中一个SFP接口12用于与前端FPGA3连接，其余用于插接百兆光模块、千兆光模块、RJ45接口和SFP模块中的一种或两种以上。前端FPGA3的百兆以太口共配置为八个，分别用于插接百兆光模块、RJ45接口和SFP模块中的一种或两种以上。DSP22共配置为四个。

在一较佳实施例中，处理器11单独设置于主控制板上，前端FPGA3单独设置于网络接入板上，后端FPGA21及各DSP22一起设置于计算处理板上。这样的结构，集成化程度较高，方便布线。

在一较佳实施例中，处理器11内部集成有数据压缩引擎14和RAID引擎15。通过使用处理器11内部的数据压缩引擎14及RAID引擎15，能够去掉外部压缩模块，提升了数据接收性能及数据压缩存储性能，处理速率可以从原来理论的800Mb/S提升至2Gb/S。

在一具体实施例中，处理器11内部集成有一个以上SATA接口16，SATA硬盘17通过SATA接口16连接至处理器11用于存储相关数据。其中，SATA接口16设置为四个，相应地，四个SATA硬盘17分别通过一SATA接口16连接至处理器11。

当然，上述实施例的智能电子设备通常还包括一个为处理器11进行供电的电源控制模块6。

在一具体实施例中，如图3所示，处理器11可采用Cavium的CN61xx系列多核MIPS64网络处理器，图3所示处理器11为CN60的MIPS64网络处理器。Cavium的CN61xx系列多核MIPS64网络处理器内置硬件数据压缩引擎14（2Gb/S）及RAID引擎，数据接入8对1.25G总线，能满足每个接口1Gb/S数据流量。在该实施例中，处理器11配置的SFP接口设为8个时，4个SFP接口从处理器11的QLM0管脚接SGMII（Serial GMII,串行GMII）接口连接，4个SFP接口从处理器11的QLM2管脚接SGMII接口连接,处理器11所接的4个SATA接口16从处理器11的QLM1管脚接PCIEX1接口连接，处理器11所接的RGMII接口从处理器11的RGMII-1管脚接出。

在一具体实施例中，如图4所示，智能电子设备还包括机箱71。机箱71自下而上设置有第一支撑层72和第二支撑层73。主控板及通过高速接插件（即HPI接口的插接件）插接在主控板上的计算处理板一并支撑于第一支撑层72，便于散热及保证通信效果。网络转接板支撑于第二支撑层73。其中，可以在第一支撑层72与第二支撑层73之间形成散热空间74以利于散热。

本发明的变电站的智能电子设备，具有如下有益效果：

通过在处理器11上配置两个以上的根据处理器11内部PHY芯片自适应10M/100M/1000M的以太口的SFP接口12，使得数据接口统一，能够适应多种以太口，其结构简单、成本较低，而且减少了环节；并且，数据接收与处理不需要PCIE接口连接，减少了不稳定因素。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种变电站的智能电子设备，用于监视及分析智能变电站产生的信息，其特征在于，包括：

处理器，所述处理器配置有两个以上的SFP接口，其中，各所述SFP接口通过所述处理器内部的PHY芯片自适应10M/100M/1000M的以太口，进而，所述SFP接口可插接百兆光模块、千兆光模块、RJ45接口和SFP模块中的一种或两种以上；

所述智能电子设备包括后端FPGA以及两个以上的DSP，所述处理器还配置有一个RGMII接口，所述后端FPGA配置有一个RGMII接口，所述后端FPGA的RGMII接口与所述处理器的RGMII接口连接。

2.根据权利要求1所述的变电站的智能电子设备，其特征在于：

所述智能电子设备包括前端FPGA，所述前端FPGA配置有两个以上百兆以太口和一个千兆以太口，所述前端FPGA用于将连接至其百兆以太口的外部百兆口转换为千兆口进而从其千兆以太口输出，所述前端FPGA的千兆以太口与所述处理器的一SFP接口连接。

3.根据权利要求2所述的变电站的智能电子设备，其特征在于：

所述智能电子设备包括一个对时模块；所述前端FPGA和所述处理器均配置有RS485接口，所述对时模块通过相应所述RS485接口分别与所述前端FPGA和所述处理器连接并用于对接收的网络包进行B码对时。

4.根据权利要求2所述的变电站的智能电子设备，其特征在于：

所述处理器的SFP接口共配置为八个，其中之一用于与所述前端FPGA连接，其余用于插接百兆光模块、千兆光模块、RJ45接口和SFP模块中的一种或两种以上。

5.根据权利要求2所述的变电站的智能电子设备，其特征在于：

所述前端FPGA的百兆以太口共配置为八个，分别用于插接百兆光模块、RJ45接口和SFP模块中的一种或两种以上；

所述DSP共配置为四个；

所述前端FPGA的百兆以太口可插接百兆光模块、RJ45接口和SFP模块中的一种或两种以上。

6.根据权利要求2所述的变电站的智能电子设备，其特征在于：

所述处理器单独设置于主控制板上，所述前端FPGA单独设置于网络接入板上，所述后端FPGA及各DSP一起设置于计算处理板上。

7.根据权利要求6所述的变电站的智能电子设备，其特征在于：

所述智能电子设备包括机箱，所述机箱自下而上设置有第一支撑层和第二支撑层，所述主控制板及通过高速接插件插接在所述主控制板上的计算处理板一并支撑于所述第一支撑层，所述网络接入板支撑于所述第二支撑层；

其中，所述第一支撑层与所述第二支撑层之间形成有散热空间。

8.根据权利要求1所述的变电站的智能电子设备，其特征在于：

所述处理器内部集成有数据压缩引擎和RAID引擎；

各所述DSP分别通过HPI接口连接至所述后端FPGA。

9.根据权利要求1所述的变电站的智能电子设备，其特征在于：

所述处理器内部集成有一个以上SATA接口，SATA硬盘通过所述SATA接口连接至所述处理器；

其中，所述SATA接口设置为四个，相应地，四个所述SATA硬盘分别通过一所述SATA接口连接至所述处理器。