CN107610035A - 一种处理图像的方法及系统 - Google Patents
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Abstract
本发明公开了一种处理图像的方法及系统，所述方法包括：主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。通过上述方法在主机端与FPGA端构成的异构并行平台上实现了对图像的并行处理，提升了程序数据的吞吐率，进而提高了并行运算的处理性能，既保证了图像处理性能，又提高了图像处理的速度和效率，也减少了电路结构的开发周期。相应地，本发明公开的一种处理图像的系统，也同样具有上述技术效果。
Description
技术领域
本发明涉及图像处理技术领域，更具体地说，涉及一种处理图像的方法及系统。
背景技术
近年来，随着大数据时代的到来，越来越多的数据需要存储，为了节约存储空间，需要将数据进行压缩和处理，尤其是图像数据。在对图像数据进行处理时，图像尺寸缩放是至关重要的步骤。
目前，对于图像的处理大多采用JAVA或者C++语言编写处理程序，然后在CPU或者GPU等串行平台上采用串行处理，处理性能低且处理速度缓慢。尤其是在进行图像尺寸缩放时，采用JAVA语言编写的基于频域的图像缩放方法或者拉格朗日插值法，在CPU或者GPU等串行平台上实现图像缩放过程，图像的像素数据之间的依赖关系紧密，处理速度和处理性能都有所限制，导致主机的功耗高。
因此，如何在保证图像处理性能的同时，又能快速对图像数据进行处理，是本领域技术人员需要解决的问题。
发明内容
本发明的目的在于提供一种处理图像的方法及装置，以实现提高图像处理性能和处理速度，降低主机功耗的目的。
为实现上述目的，本发明实施例提供了如下技术方案：
一种处理图像的方法，包括：
主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；
所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。
其中，所述根据所述主机端的控制指令运行图像处理程序，包括：
根据所述主机端的控制指令运行图像缩放算法程序。
其中，所述根据所述主机端的控制指令运行图像缩放算法程序，包括：
根据所述主机端的控制指令运行OpenCL语言编写的图像缩放算法程序。
其中，所述将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端包括：
判断所述原图像的信息中的尺寸信息是否与预设的宏块大小相匹配；
若是，则将所述原图像的信息和所述预设的图像信息通过所述通道传输至所述FPGA端；
若否，则向所述原图像添加空白像素生成处理后图像，所述处理后图像的尺寸信息与预设的宏块大小相匹配；将所述处理后图像、所述处理后图像的尺寸信息以及所述预设的图像信息通过所述通道传输至所述FPGA端。
其中，所述接收所述原图像的信息和所述预设的图像信息包括：
接收所述原图像的信息和所述预设的图像信息，并按照所述预设的宏块大小将所述原图像分成宏块，并将所述宏块存储至所述FPGA端。
一种处理图像的系统，包括：
主机端，用于建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；
所述FPGA端，用于接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。
其中，所述FPGA端具体用于：
根据所述主机端的控制指令运行图像缩放算法程序。
其中，所述FPGA端具体用于：
根据所述主机端的控制指令运行OpenCL语言编写的图像缩放算法程序。
其中，所述主机端具体用于：
判断所述原图像的信息中的尺寸信息是否与预设的宏块大小相匹配；
若是，则将所述原图像的信息和所述预设的图像信息通过所述通道传输至所述FPGA端；
若否，则向所述原图像添加空白像素生成处理后图像，所述处理后图像的尺寸信息与预设的宏块大小相匹配；将所述处理后图像、所述处理后图像的尺寸信息以及所述预设的图像信息通过所述通道传输至所述FPGA端。
其中，所述FPGA端具体用于：
接收所述原图像的信息和所述预设的图像信息，并按照所述预设的宏块大小将所述原图像分成宏块，并将所述宏块存储至所述FPGA端。
通过以上方案可知，本发明实施例提供的一种处理图像的方法，所述方法包括：主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。
可见，上述方法通过主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；进而所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。如此便在主机端与FPGA端构成的异构并行平台上实现了对图像的并行处理，提升了程序数据的吞吐率，进而提高了并行运算的处理性能，既保证了图像处理性能，又提高了图像处理的速度和效率，也减少了电路结构的开发周期。
相应地，本发明实施例提供的一种处理图像的系统，也同样具有上述技术效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例公开的一种处理图像的方法流程图；
图2为本发明实施例公开的第二种处理图像的方法流程图；
图3为本发明实施例公开的第三种处理图像的方法流程图；
图4为本发明实施例公开的一种处理图像的系统示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种处理图像的方法及装置，以实现提高图像处理性能和处理速度，降低主机功耗的目的。
参见图1，本发明实施例提供的一种处理图像的方法，包括：
S101、主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；
需要说明的是，所述主机端为主控平台，控制FPGA端程序的运行等操作。在本实施例中，主机端为CPU端，与所述FPGA端共同构成CPU+FPGA的异构并行平台。当然，所述主机端也可以为GPU端，与所述FPGA端共同构成GPU+FPGA的异构并行平台。
具体的，所述原图像信息和所述预设的图像信息包括原图像的分辨率、尺寸信息、对比度和亮度等基本属性信息。例如：原图像的尺寸信息为200*200，而预设的图像的尺寸信息为100*100，即将图像的尺寸缩小为原来的一半。所以原图像信息是图像固有的基本属性信息，而预设的图像信息是经过处理后得到的目标图像的基本属性信息。
在本实施例中，当CPU端建立CPU端和FPGA端的数据交互通道，并将原图像信息和预设的图像信息通过所述通道传输至所述FPGA端的global memory中；CPU发出控制指令控制FPGA端的图像处理程序的运行。
S102、所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。
具体的，所述FPGA端接收所述原图像的信息和所述预设的图像信息后，并将接收到的原图像的信息和所述预设的图像信息存储至global memory；在接收到主机端发出的控制指令，运行图像处理程序之前，首先将原图像信息从global memory转存至localmemory。待原图像信息转移成功后，运行图像处理程序，得到具有所述预设的图像信息的目标图像。
需要说明的是，在得到所述目标图像时，目标图像仍然存储于local memory，为了便于主机获取目标图像，需要将目标图像转存至global memory。
需要说明的是，global memory即FPGA端的内存DDR，可以通过读写口进行访问，其存储空间大但是访问速度慢，频繁访问会导致工作效率低下；而local memory是FPGA端芯片内的寄存器，通过移位寄存器的方式访问，访问速度快但是空间小，所以在图像处理之前把需要频繁访问的数据原图像信息转移至local memory中，可以提高图像的处理速度。
具体的，所述图像处理程序包括多种处理程序，与图像基本属性信息的类型一一对应。例如：对图像的尺寸信息进行改变，则运行图像缩放算法程序；对图像的亮度进行改变，则运行图像亮度算法程序，其他以此类推。技术人员可以根据实际需求灵活选择算法程序，对此本发明实施例并不具体限定。
可见，本实施例提供的一种处理图像的方法，通过主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；进而所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。如此便在主机端与FPGA端构成的异构并行平台上实现了对图像的并行处理，提升了程序数据的吞吐率，进而提高了并行运算的处理性能，既保证了图像处理性能，又提高了图像处理的速度和效率，也减少了电路结构的开发周期。
参见图2，本发明实施例提供的第二种处理图像的方法，包括：
S201、主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；
S202、所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像缩放算法程序，得到具有所述预设的图像信息的目标图像。
具体的，FPGA端根据主机端的控制指令运行图像缩放算法程序，以实现图像的放大或者缩小。所述图像缩放算法包括二次线性插值算法、基于频域的缩放算法和拉格朗日插值算法等。
在本实施例中，以二次线性插值算法编写程序为例，采用二次线性插值算法编写的程序的实现图像缩放的步骤如下：
S21、根据接收到的原图像信息和预设的目标图像信息计算原图像与目标图像的缩放比；
具体的，所述缩放比包括宽缩放比和长缩放比；宽缩放比为原图像的宽度与目标图像的宽度的比值，长缩放比为原图像的长度与目标图像的长度的比值。
S22、根据所述缩放比计算目标图像的像素值；
例如：假设原图像和目标图像均为正方形，且原图像的边长为m，目标图像的边长为n，则缩放比等于宽缩放比，均为m/n；假设m/n＝0.6。
以目标图像的第二行第二列的点坐标为例计算对应的原图像的像素点坐标，即目标图像的像素点坐标为(2，2)，假设与(2，2)对应的原图像的像素点坐标为(x，y)，则x＝2*0.6＝1.2，y＝2*0.6＝1.2，那么与(2，2)对应的原图像的像素点坐标为(1.2，1.2)，向下取整得到原图像的像素点坐标为(1，1)。将x、y分别加1，得到(2，2)，所以与(1，1)临近的像素点坐标有(1，2)、(2，1)，即得到原图像的四个像素点坐标(1，1)、(1，2)、(2，1)、(2，2)。
根据上述四个坐标分别计算其与目标图像的像素点坐标(2，2)的权重距离，计算得到目标图像像素点坐标(2，2)这一点的像素值。对目标图像的像素点坐标一一计算，即可得到具有所述预设的图像信息的目标图像。
可见，本实施例提供的一种处理图像的方法，通过主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；进而所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像缩放算法程序，得到具有所述预设的图像信息的目标图像。其中，采用二次线性插值算法在主机端与FPGA端构成的异构并行平台上实现了对图像的并行处理，完成了图像缩放。提升了程序数据的吞吐率，进而提高了并行运算的处理性能，既保证了图像处理性能，又提高了图像处理的速度和效率，也减少了电路结构的开发周期。
参见图3，本发明实施例提供的第三种处理图像的方法，包括：
S301、主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；
需要说明的是，所述将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端包括：
判断所述原图像的信息中的尺寸信息是否与预设的宏块大小相匹配；
若是，则将所述原图像的信息和所述预设的图像信息通过所述通道传输至所述FPGA端；
若否，则向所述原图像添加空白像素生成处理后图像，所述处理后图像的尺寸信息与预设的宏块大小相匹配；将所述处理后图像、所述处理后图像的尺寸信息以及所述预设的图像信息通过所述通道传输至所述FPGA端。
具体的，在本实施例中，是要将图像的尺寸信息进行缩放，所以主机端在传输原图像信息时，需要判断所述原图像的信息中的尺寸信息是否与预设的宏块大小相匹配，其中，技术人员可以根据实际需要调整预设的宏块大小，在本实施例中，采用16*16的宏块。如果原图像的尺寸信息是16的倍数，即原图像的长度和宽度均为16的倍数，则表明原图像的信息中的尺寸信息与预设的宏块大小相匹配，则直接将所述原图像的信息和所述预设的图像信息通过所述通道传输至所述FPGA端。
如果原图像的尺寸信息不是16的倍数，即原图像的长度和宽度任意一个不是16的倍数，表明原图像的信息中的尺寸信息与预设的宏块大小不匹配。当原图像的信息中的尺寸信息与预设的宏块大小不匹配时，需要向原图像添加空白像，使得其尺寸信息与预设的宏块大小相匹配。例如：原图像的尺寸信息为15*15，则向原图像的长度和宽度均添加一个空白像素，使其变为16*16即可。需要说明的是，添加空白像素只需按照预设的宏块大小的边长将原图像的长度和宽度添加至其边长的最小倍数即可。当空白像素添加完毕后，将更改后的尺寸信息存入原图像的信息中，得到处理后图像，并将所述处理后图像以及所述预设的图像信息通过所述通道传输至所述FPGA端。
S302、所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行OpenCL语言编写的图像缩放算法程序，得到具有所述预设的图像信息的目标图像。
在本实施例中，FPGA端根据主机端的控制指令运行OpenCL语言编写的图像缩放算法程序，以实现图像的放大或者缩小。由于本发明实施例提供的运行平台是异构并平台，所以采用OpenCL语言编写图像缩放算法程序更容易处理并行运算，提高了图像缩放算法的处理效率。
具体的，对于采用OpenCL语言编写图像缩放算法程序，通过Altera SDK forOpenCL的编译运行环境，实现图像缩放算法在主机端和FPGA端构成的并行异构平台上的模拟运行，最终在FPGA端实现硬件的并行加速模拟。
需要说明的是，所述接收所述原图像的信息和所述预设的图像信息包括：
接收所述原图像的信息和所述预设的图像信息，并按照所述预设的宏块大小将所述原图像分成宏块，并将所述宏块存储至所述FPGA端。
具体的，当FPGA端接收到原图像的信息和所述预设的图像信息时，首先将接收到的信息存储至global memory；在接收到主机端发出的控制指令，运行图像处理程序之前，需要将原图像信息从global memory转存至local memory。由于本实施例中的原图像已经分为多个宏块，所以把原图像信息从global memory转存至local memory时，按照宏块逐一转存。在完成图像处理，得到所述目标图像时，也按照宏块将目标图像逐一转存至globalmemory。
具体的，由于原图像被分为若干宏块，所以在运行图像缩放算法程序时，所述宏块被一次输入值所述程序，进行数据的并行处理，避免了处理过程中的存储依赖，改善了处理性能，明显提高了处理效率。
可见，本实施例提供的一种处理图像的方法，通过主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；进而所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行OpenCL语言编写的图像缩放算法程序，得到具有所述预设的图像信息的目标图像。其中，将原图像分宏块，并将各个宏块在主机端与FPGA端构成的异构并行平台上并行处理，完成了图像缩放。提升了程序数据的吞吐率，进而提高了并行运算的处理性能，既保证了图像处理性能，又提高了图像处理的速度和效率，也减少了电路结构的开发周期。
基于上述任意实施例，需要说明的是，FPGA端在完成图像处理，得到目标图像并存储后，向主机端发送处理完成的消息。主机端接收该消息，便可以从FPGA端的globalmemory中获取目标图像。
基于上述任意实施例，需要说明的是，主机端在建立所述主机端与FPGA端的数据交互通道时，将数据交互过程中产生的数据存储至FPGA端的global memory，并设置了FPGA端正常运行时所需的各种参数。
下面对本发明实施例提供的一种处理图像的系统进行介绍，下文描述的一种处理图像的系统与上文描述的一种处理图像的方法可以相互参照。
参见图4，本发明实施例提供的一种处理图像的系统，包括：
主机端401，用于建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；
所述FPGA端402，用于接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。
其中，所述FPGA端具体用于：
根据所述主机端的控制指令运行图像缩放算法程序。
其中，所述FPGA端具体用于：
根据所述主机端的控制指令运行OpenCL语言编写的图像缩放算法程序。
其中，所述主机端具体用于：
判断所述原图像的信息中的尺寸信息是否与预设的宏块大小相匹配；
若是，则将所述原图像的信息和所述预设的图像信息通过所述通道传输至所述FPGA端；
若否，则向所述原图像添加空白像素生成处理后图像，所述处理后图像的尺寸信息与预设的宏块大小相匹配；将所述处理后图像、所述处理后图像的尺寸信息以及所述预设的图像信息通过所述通道传输至所述FPGA端。
其中，所述FPGA端具体用于：
接收所述原图像的信息和所述预设的图像信息，并按照所述预设的宏块大小将所述原图像分成宏块，并将所述宏块存储至所述FPGA端。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种处理图像的方法，其特征在于，包括：
主机端建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；
所述FPGA端接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。
2.根据权利要求1所述的处理图像的方法，其特征在于，所述根据所述主机端的控制指令运行图像处理程序，包括：
根据所述主机端的控制指令运行图像缩放算法程序。
3.根据权利要求2所述的处理图像的方法，其特征在于，所述根据所述主机端的控制指令运行图像缩放算法程序，包括：
根据所述主机端的控制指令运行OpenCL语言编写的图像缩放算法程序。
4.根据权利要求1-3任意一项所述的处理图像的方法，其特征在于，所述将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端包括：
判断所述原图像的信息中的尺寸信息是否与预设的宏块大小相匹配；
若是，则将所述原图像的信息和所述预设的图像信息通过所述通道传输至所述FPGA端；
若否，则向所述原图像添加空白像素生成处理后图像，所述处理后图像的尺寸信息与预设的宏块大小相匹配；将所述处理后图像、所述处理后图像的尺寸信息以及所述预设的图像信息通过所述通道传输至所述FPGA端。
5.根据权利要求4所述的处理图像的方法，其特征在于，所述接收所述原图像的信息和所述预设的图像信息包括：
接收所述原图像的信息和所述预设的图像信息，并按照所述预设的宏块大小将所述原图像分成宏块，并将所述宏块存储至所述FPGA端。
6.一种处理图像的系统，其特征在于，包括：
主机端，用于建立所述主机端与FPGA端的数据交互通道，并将原图像的信息和预设的图像信息通过所述通道传输至所述FPGA端；
所述FPGA端，用于接收所述原图像的信息和所述预设的图像信息，并根据所述主机端的控制指令运行图像处理程序，得到具有所述预设的图像信息的目标图像。
7.根据权利要求6所述的处理图像的系统，其特征在于，所述FPGA端具体用于：
根据所述主机端的控制指令运行图像缩放算法程序。
8.根据权利要求7所述的处理图像的系统，其特征在于，所述FPGA端具体用于：
根据所述主机端的控制指令运行OpenCL语言编写的图像缩放算法程序。
9.根据权利要求6-8任意一项所述的处理图像的系统，其特征在于，所述主机端具体用于：
判断所述原图像的信息中的尺寸信息是否与预设的宏块大小相匹配；
若是，则将所述原图像的信息和所述预设的图像信息通过所述通道传输至所述FPGA端；
若否，则向所述原图像添加空白像素生成处理后图像，所述处理后图像的尺寸信息与预设的宏块大小相匹配；将所述处理后图像、所述处理后图像的尺寸信息以及所述预设的图像信息通过所述通道传输至所述FPGA端。
10.根据权利要求9所述的处理图像的系统，其特征在于，所述FPGA端具体用于：
接收所述原图像的信息和所述预设的图像信息，并按照所述预设的宏块大小将所述原图像分成宏块，并将所述宏块存储至所述FPGA端。
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