CN107577177A - 一种基于融合滤波技术的1pps控制板 - Google Patents
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Abstract
本发明公开了一种基于融合滤波技术的1PPS控制板，属于配电自动化技术领域。本发明一种基于融合滤波技术的1PPS控制板解决了卫星标准同步时钟1PPS丢失、标准差大的问题，在参考源切换时，1PPS不会出现较大的跳动，系统的稳定性好；本发明的对时精度优于100ns，标准差小于20ns，每秒波动小于10ns。
Description
技术领域
本发明涉及配电自动化技术领域，具体地说，尤其涉及一种基于融合滤波技术的1PPS控制板。
背景技术
1PPS的英文全称为1Pulse Per Second，中文解释为秒脉冲，不包含秒及秒以上时刻信息，只包含秒以下时刻信息，其上升沿为每秒的开始，具有使用简单、对视精度高的特点，因此被广泛的应用。
现有技术中，在卫星标准同步时钟的实现应用中，经常会遇到1PPS丢失、标准差大的问题，尤其是在卫星由未锁定状态转变到锁定状态时，1PPS会出现较大的跳动，影响系统的稳定性。
发明内容
为了解决上述问题，本发明公开了一种基于融合滤波技术的1PPS控制板，解决了1PPS对时不稳定的问题，提供了一种对时精度优于100ns，标准差小于20ns，每秒波动不大于10ns的1PPS控制板。
本发明是通过以下技术方案实现的：
一种基于融合滤波技术的1PPS控制板，1PPS控制板的硬件组成包括时间源、FPGA芯片、电源、恒温晶振及Flash配置芯片，所述时间源、电源、恒温晶振及Flash配置芯片均与所述FPGA芯片连接，所述时间源支持GPS、北斗、STBY信号及CABL信号四种信号，为系统提供时间参考源，四种信号独立使用；
1PPS控制板的软件系统组成包括串并转换、驯服晶振、RAM读写控制器、相位比较器、卫星秒脉冲计数器、RAM存储器及系统时钟，所述串并转换包括UART接收模块以及波特率发生器，所述UART接收模块包括复位、系统时钟、UART时钟、UART输入及卫星锁定，所述波特率发生器包括复位、系统时钟、波特率配置及UART时钟，所述驯服晶振包括卫星状态、复位、系统时钟、卫星秒脉冲及驯服晶振，所述RAM读写控制器包括复位、系统时钟、卫星锁定、驯服晶振、分频系数、写使能、操作地址及读使能，所述相位比较器包括复位、系统时钟、卫星秒脉冲、系统秒脉冲及相位，所述卫星秒脉冲计数器包括复位、系统时钟、卫星秒脉冲、卫星锁定、驯服晶振及单位时间脉冲数，所述RAM存储器包括写使能、操作地址、读使能、系统时钟、写入数据及读出数据，所述系统时钟包括分频因子、相位、复位、系统时钟、卫星秒脉冲、卫星锁定及系统秒脉冲，所述串并转换与所述驯服晶振、卫星秒脉冲计数器及系统时钟连接，所述串并转换解析出卫星的锁定状态并输出Valid，供驯服晶振、卫星秒脉冲计数器及系统时钟判断卫星的锁定状态，所述驯服晶振与所述RAM读写控制器、卫星秒脉冲计数器及系统时钟连接，所述驯服晶振输出State_Txco供RAM读写控制器及卫星秒脉冲计数器判断晶振的驯服状态，所述RAM读写控制器与所述卫星秒脉冲计数器及RAM存储器连接，所述RAM读写控制器输出Wr_En、Addr、Rd_En对RAM存储器进行读写操作，所述相位比较器与所述系统时钟连接，所述相位比较器负责系统1PPS和卫星1PPS的相位比较并输出Phase，为系统时钟提供系统1PPS和卫星1PPS之间的相位关系，所述卫星秒脉冲计数器为RAM读写控制器及RAM存储器提供当前秒的分频系数，所述RAM存储器与所述系统时钟连接，所述RAM存储器存储卫星1PPS的分频系数供系统时钟生产系统秒脉冲使用，所述系统时钟产生系统1PPS。
所述FPGA芯片采用FPGA_EP4CE22。
所述电源采用TI高性能电池控制芯片，同时输出3.3V、2.5V及1.2V三种电压供系统使用。
所述Flash配置芯片采用altera的EPCS16。
与现有技术相比，本发明的有益效果是：
本发明一种基于融合滤波技术的1PPS控制板解决了卫星标准同步时钟1PPS丢失、标准差大的问题，在参考源切换时时，1PPS不会出现较大的跳动，系统的稳定性好；本发明的对时精度优于100ns，标准差小于20ns，每秒波动小于10ns。
附图说明
图1是本发明的软件系统结构示意图；
图2是本发明UART接收逻辑图；
图3是本发明RAM控制器的逻辑图；
图4是本发明1PPS_G和1PPS_Sys一种相位关系图；
图5是本发明秒脉冲计数器时序图；
图6是本发明系统秒脉冲流程图；
图7是本发明的硬件架构结构示意图。
图中：1、串并转换；2、驯服晶振；3、RAM读写控制器；4、相位比较器；5、卫星秒脉冲计数器；6、RAM存储器；7、系统时钟；8、GPS；9、北斗；10、STBY信号；11、CABL信号；12、FPGA芯片；13、电源；14、恒温晶振；15、Flash配置芯片。
具体实施方式
下面结合附图对本发明进一步说明：
一种基于融合滤波技术的1PPS控制板，1PPS控制板的硬件组成包括时间源、FPGA芯片12、电源13、恒温晶振14及Flash配置芯片15，所述时间源、电源13、恒温晶振14及Flash配置芯片15均与所述FPGA芯片12连接，所述时间源支持GPS8、北斗9、STBY信号10及CABL信号11四种信号，为系统提供时间参考源，四种信号独立使用，所述FPGA芯片12采用FPGA_EP4CE22，编程灵活使用方便，电源13采用TI高性能电池控制芯片，同时输出3.3V、2.5V及1.2V三种电压供系统使用，Flash配置芯片15采用altera的EPCS16，稳定可靠。
1PPS控制板的软件系统组成包括串并转换1、驯服晶振2、RAM读写控制器3、相位比较器4、卫星秒脉冲计数器5、RAM存储器6及系统时钟7，所述串并转换1包括UART接收模块以及波特率发生器，所述UART接收模块包括复位、系统时钟、UART时钟、UART输入及卫星锁定，所述波特率发生器包括复位、系统时钟、波特率配置及UART时钟，所述驯服晶振2包括卫星状态、复位、系统时钟、卫星秒脉冲及驯服晶振，所述RAM读写控制器3包括复位、系统时钟、卫星锁定、驯服晶振、分频系数、写使能、操作地址及读使能，所述相位比较器4包括复位、系统时钟、卫星秒脉冲、系统秒脉冲及相位，所述卫星秒脉冲计数器5包括复位、系统时钟、卫星秒脉冲、卫星锁定、驯服晶振及单位时间脉冲数，所述RAM存储器6包括写使能、操作地址、读使能、系统时钟、写入数据及读出数据，所述系统时钟7包括分频因子、相位、复位、系统时钟、卫星秒脉冲、卫星锁定及系统秒脉冲，所述串并转换1与所述驯服晶振2、卫星秒脉冲计数器5及系统时钟7连接，所述串并转换1解析出卫星的锁定状态并输出Valid，供驯服晶振2、卫星秒脉冲计数器5及系统时钟7判断卫星的锁定状态，所述驯服晶振2与所述RAM读写控制器3、卫星秒脉冲计数器5及系统时钟7连接，所述驯服晶振2输出State_Txco供RAM读写控制器3及卫星秒脉冲计数器5判断晶振的驯服状态，所述RAM读写控制器3与所述卫星秒脉冲计数器5及RAM存储器6连接，所述RAM读写控制器3输出Wr_En、Addr、Rd_En对RAM存储器6进行读写操作，所述相位比较器4与所述系统时钟7连接，所述相位比较器4负责系统1PPS(简称1PPS_Sys)和卫星1PPS(简称1PPS_G)的相位比较并输出Phase，为系统时钟7提供系统1PPS和卫星1PPS之间的相位关系，所述卫星秒脉冲计数器5为RAM读写控制器3及RAM存储器6提供当前秒的分频系数，所述RAM存储器6与所述系统时钟7连接，所述RAM存储器6存储卫星1PPS的分频系数供系统时钟7生产系统秒脉冲使用，所述系统时钟7产生系统1PPS。
如说明书附图图1所示，1PPS控制板的软件系统组成包括串并转换1、驯服晶振2、RAM读写控制器3、相位比较器4、卫星秒脉冲计数器5、RAM存储器6及系统时钟7。
其中串并转换1包括UART接收模块以及波特率发生器，UART接收模块的接收逻辑图如说明书附图图2所示，在“检测”状态检测到信号由高变低时，连续八个C1K_Uart时钟为低，则进入“开始位”状态，确定了开始位后进行“数据”状态进行数据读取，读取完八个byte数据后则进入“停止位”状态，当检测到连续8bit高电平时，则一个byte数据接收完成，进入“检测”状态等待接收下个byte；串并转换在接收中为了增强抗干扰性，得到正确的数据，波特率发生器应用了8倍频采样技术，即采样时钟C1K_Uart为波特率的8倍，以采样波特率波特率为115200的UART数据为例，则采样时钟为C1K_Uart＝115200*8＝921600，生成C1K_Uart则通过对系统时钟进行分频，分频系数为N＝C1K_Sys÷C1K_Uart。
驯服晶振2对晶振进行驯服，系统采用的晶振为恒温晶振，恒温晶振需要器内部的加热炉将其加热到制定温度，输出时钟的频率才能达到最佳状态，从长时间来看，卫星时间在标准时间的左右摆动，摆动幅度较小，则不会产生累计误差，当在卫星状态有效的情况下，秒脉冲的分频系数稳定在指定范围之内，则认为晶振已经被驯服。
RAM读写控制器3负责RAM的读写操作，本发明守时精度为24小时优于10us，在24小时守时周期内，每小时守时精度优于1us，由于在守时状态下，时间精度依赖于内部晶振的稳定度，所以本发明采用融合滤波算法计算内部晶振的分频系数，并存储于RAM中，本发明采用守时反演算法，即在卫星有效时，对每一秒的卫星1PPS_G分频系数进行存储，在守时时进行重现，说明书附图图3是RAM读写控制器3的逻辑图，对RAM写操作具体实施方法如下：在卫星1PPS上升沿时，判断晶振的驯服状态和卫星的锁定状态，在晶振驯服和卫星锁定这两个状态同时满足时，RAM写使能，写RAM的起始地址为0，对RAM写操作完成后，写地址增加1，重复上述步骤，直至对RAM写入3600个数据后，写地址清零，同时将守时标志为使能；对RAM读操作具体实施方法如下：在卫星1PPS_G上升沿时，判断卫星的锁定状态和守时标志位，在卫星未锁定同时守时标志位有效时，RAM读使能，读取RAM的起始地址为3600，读操作完成后，对读地址减1，当读地址为0后，将读地址置为3600，直至卫星锁定。
相位比较器4用于比较1PPS_G和1PPS_Sys之间的相位关系，说明书附图图4为1PPS_G和1PPS_Sys之间的一种相位关系，具体实施方法如下：将1PPS_G&&1PPS_Sys生成1PPS_T并提取1PPS_T上升沿Rise_T，提取1PPS_G的上升沿Rise_G，在Rise_G到来后开始计数，到Rise_T到来后停止计数，并记下计数值Cnt_G；提取1PPS_Sys上升沿Rise_S，在Rise_S到来后开始计数，到Rise_T到来后停止计数，并记下计数值Cnt_S，若Cnt_G>Cnt_S，则1PPS_G超前1PPS_Sys，若Cnt_G＝Cnt_S，则1PPS_G与1PPS_Sys同相，若Cnt_G<Cnt_S，则1PPS_G滞后1PPS_Sys。
卫星秒脉冲计数器5的时序图如说明书附图5所示，具体实施方式如下：生成一个滞后1PPS_G一个时钟的脉冲1PPS_GR时，1PPS_G&&～1PPS_GR即可提取1PPS_G的秒脉冲的上升沿Rise，同时生成一个滞后Rise一个时钟的脉冲RiseR，在RiseR＝1时，将Cnt1置0，在Rise＝1时，将Cnt1的值赋予Cnt2，Cnt2即为1PPS_G的分频系数。
RAM存储器6在Wr_En使能时存入分频系数，在Rd_En使能时独处分频系数，本发明系统时钟为100Mhz，1秒的分频系数为100_000_000，所以RAM的字节位宽为27位，存储1个小时深度的秒脉冲分频系数，存储深度为3600，此方法耗费FPGA资源较多，分频系数存储深度固定，要节约FPGA资源，只有减少分频系数的位宽。
本系统采用的时钟源为恒温晶振，时钟短期稳定度为10ppd，一秒钟的频率数误差不会超过一个时钟；本系统外部参考源为卫星秒脉冲，具有长期稳定性，长期稳定度优于20ns，即每秒钟的波动不超过2个时钟，可在分频系数基础上减去99_999_999进行存储，在读取时再加上99_999_900进行数据还原，将分频系数的存储位宽降低至8bit，节约了80％资源。
系统时钟7生成系统秒脉冲，具体实施方法如下：首先1PPS_Sys和1PPS_G的同步，在卫星未有效时，1PPS_Sys直接跟随1PPS_G，在卫星锁定时，如果1PPS_G在允许的范围内，1PPS_Sys直接跟随1PPS_G，1PPS_Sys在卫星锁定状态下，如果1PPS_G的分频系数在允许的范围内，且1PPS_Sys和1PPS_G相位差小于100ns，则1PPS_Sys直接跟随1PPS_G，否则1PPS_Sys根据固定分频系数进行守时；在由卫星锁定到卫星未锁定状态，如果守时有效和晶振驯服，则进行守时，否则根据固定分频系数输出；守时状态下，卫星由未锁定到锁定，在1PPS_G的分频系数在允许范围内，同时1PPS_Sys和1PPS_G相位差小于100ns时，1PPS_Sys直接跟随1PPS_G；在1PPS_G的分频系数在允许范围内，同时1PPS_Sys和1PPS_G相位差大于100ns时，如果1PPS_Sys超前1PPS_G，则分频系数加1，如果1PPS_Sys滞后1PPS_G，则分频系数减1，在1PPS_G的分频系数不允许范围内，则根据分频系数进行守时。
本发明一种基于融合滤波技术的1PPS控制板解决了卫星标准同步时钟1PPS丢失、标准差大的问题，在参考源切换时时，1PPS不会出现较大的跳动，系统的稳定性好；本发明的对时精度优于100ns，标准差小于20ns，每秒波动小于10ns。
综上所述，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。
Claims (4)
1.一种基于融合滤波技术的1PPS控制板，其特征在于：1PPS控制板的硬件组成包括时间源、FPGA芯片(12)、电源(13)、恒温晶振(14)及Flash配置芯片(15)，所述时间源、电源(13)、恒温晶振(14)及Flash配置芯片(15)均与所述FPGA芯片(12)连接，所述时间源支持GPS(8)、北斗(9)、STBY信号(10)及CABL信号(11)四种信号，为系统提供时间参考源，四种信号融合滤波使用；
1PPS控制板的软件系统组成包括串并转换(1)、驯服晶振(2)、RAM读写控制器(3)、相位比较器(4)、卫星秒脉冲计数器(5)、RAM存储器(6)及系统时钟(7)，所述串并转换(1)包括UART接收模块以及波特率发生器，所述UART接收模块包括复位、系统时钟、UART时钟、UART输入及卫星锁定，所述波特率发生器包括复位、系统时钟、波特率配置及UART时钟，所述驯服晶振(2)包括卫星状态、复位、系统时钟、卫星秒脉冲及驯服晶振，所述RAM读写控制器(3)包括复位、系统时钟、卫星锁定、驯服晶振、分频系数、写使能、操作地址及读使能，所述相位比较器(4)包括复位、系统时钟、卫星秒脉冲、系统秒脉冲及相位，所述卫星秒脉冲计数器(5)包括复位、系统时钟、卫星秒脉冲、卫星锁定、驯服晶振及单位时间脉冲数，所述RAM存储器(6)包括写使能、操作地址、读使能、系统时钟、写入数据及读出数据，所述系统时钟(7)包括分频因子、相位、复位、系统时钟、卫星秒脉冲、卫星锁定及系统秒脉冲，所述串并转换(1)与所述驯服晶振(2)、卫星秒脉冲计数器(5)及系统时钟(7)连接，所述串并转换(1)解析出卫星的锁定状态并输出Valid，供驯服晶振(2)、卫星秒脉冲计数器(5)及系统时钟(7)判断卫星的锁定状态，所述驯服晶振(2)与所述RAM读写控制器(3)、卫星秒脉冲计数器(5)及系统时钟(7)连接，所述驯服晶振(2)输出State_Txco供RAM读写控制器(3)及卫星秒脉冲计数器(5)判断晶振的驯服状态，所述RAM读写控制器(3)与所述卫星秒脉冲计数器(5)及RAM存储器(6)连接，所述RAM读写控制器(3)输出Wr_En、Addr、Rd_En对RAM存储器(6)进行读写操作，所述相位比较器(4)与所述系统时钟(7)连接，所述相位比较器(4)负责系统1PPS和卫星1PPS的相位比较并输出Phase，为系统时钟(7)提供系统1PPS和卫星1PPS之间的相位关系，所述卫星秒脉冲计数器(5)为RAM读写控制器(3)及RAM存储器(6)提供当前秒的分频系数，所述RAM存储器(6)与所述系统时钟(7)连接，所述RAM存储器(6)存储卫星1PPS的分频系数供系统时钟(7)生产系统秒脉冲使用，所述系统时钟(7)产生系统1PPS。
2.根据权利要求1所述的一种基于融合滤波技术的1PPS控制板，其特征在于：所述FPGA芯片(12)采用FPGA_EP4CE22。
3.根据权利要求1所述的一种基于融合滤波技术的1PPS控制板，其特征在于：所述电源(13)采用TI高性能电池控制芯片，同时输出3.3V、2.5V及1.2V三种电压供系统使用。
4.根据权利要求1所述的一种基于融合滤波技术的1PPS控制板，其特征在于：所述Flash配置芯片(15)采用altera的EPCS16。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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