CN107506152B - 一种提高pm访存请求并行度的解析装置与方法 - Google Patents

一种提高pm访存请求并行度的解析装置与方法 Download PDF

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Abstract

本发明提供一种提高PM访存请求并行度的解析装置与方法，包括地址范围划分模块、Bank序列号识别模块、Bank序列号平衡模块，局部性策略控制模块。访存请求经地址范围划分模块，区分DRAM请求与PM请求；经Bank序列号识别模块，识别访存请求中的Bank序列号；经Bank序列号平衡模块，将Bank号集中的访存请求转化为分散的请求，并确保这些访存请求分配给不同的调度队列；局部性策略控制模块，用于批量处理具有行缓存局部性特征的访存请求；最大限度的使用Open‑page模式，使得具有局部性特征的访存请求能够被高效的调度；本发明能够方便快捷的解析DRAM和PM访存指令，对于PM类型的访存请求提高其Bank并行度及行缓存局部性。

Description

一种提高PM访存请求并行度的解析装置与方法
技术领域
本发明属于计算机体系内存系统结构领域，具体涉及一种提高PM访存请求并行度的解析装置与方法。
背景技术
在现有的内存控制器技术中，通常将拥有PM属性的访存请求结合到当前的以DRAM为主的内存控制系统中，为了保证访存请求的一致性和访存请求的顺序性，不可避免地会导致大量额外的写入请求。为了合理安排这些写入请求，现有的方法是通过软硬件结合的方式将这些写访存请求源分类为子类型，并将分类信息传送到相应的存储器控制器中，以正确地引导调度请求。
但现有技术存在以下问题：
1.一些连续访存请求的调度集中在少数Bank上，未对其做均匀的分布处理，导致Bank并行度降低。
2.需要在软件层面提供对应用分类的基本信息，然后传递到内存控制器进行调度。一些商业软件的直接变化将受到行业巨大的阻力。在实践中较难以接受软件级别的修改，特别是对编译器的修改导致重建整个软件堆栈，从成本效益的角度来看可能会获得较低的收益。因而从兼容性看，硬件层面对内存控制器的直接优化将会带来极大的便利性。
专利《一种面向PM的访存请求解析装置与方法》，申请公布号为CN105912270A，介绍了面向PM的访存请求解析装置与方法，本发明在CN105912270A专利的命令解析模块和执行模块基础上提出一种提高PM访存请求并行度的解析装置与方法。
在本技术领域，涉及以下一些技术术语：
DRAM：Dynamic Random Access Memory，动态随机存储器，即现阶段广泛使用的内存，其特点是断电后信息丢失，理论上读写寿命不受限制，并且需要周期性的对其内部电容进行充电操作，这个操作称为刷新(refresh)。
PM：Persistent Memory，非易失性内存或持久性内存，STTRAM，PCM，RRAM都属于PM，其特点是断电后信息不丢失，可字节寻址；但读写次数受限制，并且读写不均衡，根据材料的不同，PM写耗费时间大概是其读耗费时间的4到10倍，PM读的时间比DRAM慢1到4倍，PM不需要刷新操作。
Rank：指的是连接到同一个片选信号的一组存储芯片，内存控制器能够同时对一个Rank中的所有芯片进行读写操作，这些芯片共享同样的控制信号。一个DIMM中可以包含多个Rank。
Bank：内存芯片中的存储模块，每一个存储芯片有一组Bank。
Open-page模式：当一些指令具有相同的行号时，将这些指令按照一定的方式进行调度，使得调度之后的指令能够最大限度地利用其行局部性。
READ:读命令，用于读取PM阵列中的数据。
WRITE:写命令，用于向PM阵列中写入数据。
访存请求：当一个访存请求到达PM控制器时，在物理上以比特流串的形式存在，在逻辑上这个比特流串的语义格式如下：
请求类别(R/W) 行地址(row) Bank号(b) 列地址(col)
其中，请求类别(R/W)表示本次访存请求是读(R)或者写(W)，行地址(row)在语义上表示PM阵列中行的编号，列地址(col)在语义上表示PM阵列中列的编号，在后文中，Bank号(b)在语义上表示PM阵列中的第b个Bank，为了描述方便，符号row、符号b、符号col分别表示行地址、Bank号、列地址占用的二进制位的个数。该访存请求格式称为第一访存请求格式。
在实际工程实践中，有时也会采用第二访存请求格式，在逻辑上比特流串的的语义格式如下：
请求类别(R/W) Bank号(b) 行地址(row) 列地址(col)
发明内容
为解决上述技术问题，本发明提供一种提高PM访存请求并行度的解析装置与方法。
本发明是通过以下技术方案实现的：
一种提高PM访存请求并行度的解析装置，包括命令解析模块、执行模块，还包括地址范围划分模块、Bank序列号识别模块、Bank序列号平衡模块，局部性策略控制模块；
地址范围划分模块，用于将DRAM访存请求地址范围与PM访存请求的地址范围区分开，将访存请求划分为“普通请求”和“持续请求”；
Bank序列号识别模块，用于解析访存请求的结构，提取出当前访存请求的Bank号；
Bank序列号平衡模块，用于提供一个动态序列号，通过计算所述动态序列号和Bank号的异或值决定访存请求最终进入哪个调度队列，将具有集中式的Bank号的访存请求变为分散式的；
局部性策略控制模块，用于通过符合一定策略原则的批处理方式去调度拥有行缓存局部性的访存请求，提高行缓存的局部性，最大限度地提高系统吞吐量。
进一步的,所述地址范围划分模块,识别访存请求的地址序列，将低地址空间的访存请求划分到DRAM内存控制器中，按照DRAM内存控制器的方法去解析访存请求并获取数据；将高地址空间的访存请求划分到PM内存控制器中。
该模块保证PM内存控制器可以准确的识别属于持久应用程序的请求。PM内存控制器可以处理的访存请求全部是具有“持续”特性的，通过以公平的方式安排写入和读取。
进一步的,所述Bank序列号识别模块：访存请求的结构为
请求类别(R/W) 行地址(row) Bank号(b) 列地址(col)
根据访存请求的结构，将划分好的“普通请求”和“持续请求”，在结构中用“请求类别”位来表示，提取出当前访存请求的Bank号。
进一步的,所述Bank序列号平衡模块的动态序列号，其编号范围等于Bank的数量范围，动态平衡序列号在每次处理新进入的访存请求时会加一，与访存请求的Bank号做位异或运算，得到一个新的Bank号，即经过平衡处理后的Bank号，根据平衡处理后得到的Bank号，把该访存请求分配到相应的队列中。
进一步的,所述局部性策略控制模块，批处理调度方式遵守三种原则，有限请求数量原则、优先级顺序不变原则、不调离单独访存请求原则。
一种提高PM访存请求并行度的解析方法,包含以下步骤：
步骤A：将包含低地址空间的访存请求划分到DRAM内存控制器中，划分为“普通请求”；将包含高地址空间的访存请求划分到PM内存控制器中，划分为“持续请求”；
步骤B：识别不同Bank的持续请求号码，并确保这些请求可以分配给不同的队列；
步骤C：提供一个动态序列号，其编号等于Bank的数量范围，通过计算这个动态变化的序列号和Bank号决定请求最终进入哪个队列；
步骤D：通过符合一定策略原则的批处理方式去调度具有行缓存局部性的访存请求，来提高行缓存的局部性，从而最大限度地提高系统吞吐量；
步骤E：将具有新Bank号的访存请求解析为可执行的操作命令；
步骤F：在PM阵列及其控制器上执行操作命令。
在Bank序列号平衡模块中，要进行访存请求Bank号的重新分配。该模块是本发明的核心模块，对访存请求的核心处理主要都集中在该模块中，下面将介绍该模块的目的、结构、具体操作过程以及能提高Bank并行度的原因。
该模块目的是提高Bank的并行度，即尽可能的多利用三位(8种)Bank号，避免访问请求总是被分配到相同的Bank号上。方法是利用一个三位的平衡序列对经过Bank序列号识别模块得到的Bank号做异或运算。
Bank号序列平衡模块和Bank序列号识别模块的作用是共同保证持续写入具有高BLP，使得在写入耗尽模式下存储器带宽被充分利用，不管连续存储区写入请求和非连续存储区写入请求被最大化地映射到不同的存储体队列中。
平衡序列具有以下结构特征：初始状态决定后，每次进来一个新的访存请求，平衡序列递增一，例如，初始状态为001的平衡序列，在读入8次访存请求的状态依次是：010，011，100，101，110，111，000，001，可以看出平衡序列号是以一个循环的方式出现的。
该模块的核心计算步骤如下：首先得到经过Bank序列号识别模块的访存请求，将其Bank号每一位进行取反作为平衡序列的初始状态；下一步将从Bank序列号识别模块中得到的Bank号和三位平衡序列号做位异或运算，例如，Bank号为010的访存请求与三位为110平衡序列做位异或运算，得到的新的Bank号为101。之后将101做为该访存请求新的Bank号，得到一个具有新Bank号的访存请求。
由于平衡序列号需要一个初始的状态，当第一个访存请求读入时，可以将平衡序列初始的值设置为与该访存请求的三位Bank号相同(或者取反)，之后每次读入一个新的访存请求时，平衡序列号都会进行一次自递增操作。
本发明计算出经过Bank序列号平衡模块处理后，Bank各种并行度的概率出现情况，具体步骤如下：
C1：记bk为一次访存请求的bank号；
C2：记Bn_Set＝[b1,b2,.....,bn]为Bank长度的一组访存指令
记Rn_Set＝[0,1,2,......,n]为Bank平衡序列号
C3：每次计算(Bn_Set)XOR(Rn_Set)，得到的结果记为Result_Set，一次计算结束后，将Rn_Set序列滚动一次(例如[0,1,2....,n]变为[1,2,3...,n,0])
C4：重复上述步骤2、步骤3，直到将所有Bn_Set的情况(nn种情况)计算完毕
C5：统计Result_Set中不同Bank号的个数，计算各个Bank并行度出现的概率
下面以表格的形式展示计算出的并行度BLP分布概率：
Figure BDA0001405728790000061
Figure BDA0001405728790000071
通过这个计算结果证明了：BLP>＝5的概率高达80.7％，BLP>＝4的概率高达97.8％，这两个数字在理论上足以说明上述可以实现高BLP。
局部性策略控制模块通过满足一定原则策略的批处理方式来调度具有行缓存局部性的访存请求，从而最大限度地提高系统吞吐量。这种提高访存请求行缓存局部性的批处理策略要符合以下三个原则：有限请求数量原则、优先级顺序不变原则、不调离单独访存请求原则。
第一个局部性原则有限请求数量原则是：每次批处理只调度每个队列中有限的内存请求数量。因为持续请求是在系统的关键路径上，为了保证每个队列中的这些请求可以立即被调度进入同一行缓存，每个队列的服务长度不能太长，这个长度的阈值(通过实验获得)是整个的60％队列。若某个访存请求被调度进入一个包中，使此包的大小超过了队列长度60％这个阈值，那么此次调度不被允许，这个请求将被放入下次批处理过程中。
这种批处理策略的好处是：1)减少沉浸在每个队列中的循环；2)加快扫描队列的频率；3)增加每个队列的公平性。
第二个局部性策略是：遵循“优先级顺序不变”的原则。因为第一个请求的延迟不能长时间的服务，否则将会严重影响了整个性能。该原则遵循的是第一个被调度的访存请求一定是要第一个被处理的，换句话说，之后包中再进入新的访存请求，不可能被放在第一个访存请求之前。
这种批处理原则的好处是：1)确保大量的请求可以按顺序进行处理，但不会丢弃包装批次的优点；2)确保最终进入队列的请求的公平性。
第三个局部性策略原则是：不会将单个请求从包装的活动区域调离出。因为将不能形成批次的单一请求推出阈值限制区域将会使公平性降低。若在某个调度队列中出现了一个单个访存请求，当队列中新的访存请求需要被调度时，根据该原则，该访存请求不能与之前包中已存在的单独的访存请求交换。
这种策略的好处是：1)确保尽快为特殊的持续请求提供服务；2)确保关键路径上的单一请求不能对整个系统造成影响；3)提高每个队列的整体公平性。
相比现有技术,本发明具有如下有益效果:
本发明主要针对PM读写访存请求，提供一种提高大批量访存请求Bank并行度的解析装置与方法，所述装置能够方便快捷的解析DRAM和PM访存指令，并且对于PM类型的访存请求可以提高其Bank并行度以及行缓存局部性。降低了多个访存模块同时进行访存请求,访存带宽发生冲突的概率,优化了访存压力较大情况下的访存性能和服务质量。
附图说明
图1本发明提高PM访存请求并行度的解析装置结构示意图
图2有限请求数量原则举例
图3优先级次序不变原则举例
图4不调离单独访存请求原则举例
具体实施方式
为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。
下面结合附图，采用了第一种访存请求的格式，即(R/W)的比特值为0时代表读请求，比特值为1时代表写请求，所述的行地址row为15个二进制位，所述的列地址col为10个二进制位，所述的Bank号b为3个二进制位，共计8个Bank。用实际的访存请求指令在各个模块中的运行情况来说明本发明的PM解析装置确实对Bank的并行度以及行缓存的局部性有提升。
1.Bank并行度变化的6种实例
由于平衡序列号的类型有8种，因而以8个访存请求为一组来计算每次经过此模块得到的新的Bank号并行度的情况。
实施例1.1 8次读入访存请求的Bank号都一样(以111为例)，则8次处理过程中的转换器和Bank号变化的状态如表1.1所示
Figure BDA0001405728790000091
表1.1 Bank并行度变化实例1
连续的PM访存请求与同一个Bank号111进行竞争，而通过计算该Bank号和Bank序列号平衡模块中提供的Bank平衡序列号，Bank号111上的集中分布经过平衡模块后可以在不同的Bank上良好分布，Bank的并行度从1提高到8。
实施例1.2 8次读入的访存请求的Bank号分成两种(以111和110为例)，8次处理中转换器和Bank号的变化状态如表1.2所示
Figure BDA0001405728790000092
Figure BDA0001405728790000101
表1.2 Bank并行度变化实例2
Bank的并行度从2提高到8，此种情况提供两个小批量访存请求，在计算之后，仍然获得完整的访存请求并行。
实施例1.3 8次访存请求的Bank号分为4种，8次处理过程中转换器以及Bank号的变化情况如下
Figure BDA0001405728790000102
表1.3 Bank并行度变化实例3
这种情况下增加了存储器请求的随机性，但是Bank的并行度也能从4提高到8，实现了与实例1.2的相似性结果。
实施例1.4 8次访存请求中Bank号刚好是平衡序列号的取反，如表1.4所示
Figure BDA0001405728790000111
表1.4 Bank并行度变化实例4
这种情况下Bank并行度由原来的8降到了1，大大降低了Bank的并行度。
实施例1.5 8次访存请求中Bank号和平衡序列号相同，如表1.5所示
Figure BDA0001405728790000112
表1.5 Bank并行度变化实例5
这种情况下Bank的并行度由8降到1，大大降低了Bank的并行度，但这种情况出现的概率也是极低的。
实施例1.6 8次访存请求后，Bank并行度降为2的一种情形，如表1.6所示：
Figure BDA0001405728790000121
表1.6 Bank并行度变化实例6
这种情况下Bank的并行度由8降到2，大大降低了Bank的并行度，但这种情况出现的概率也是相当低的。
上面实施例1.1～1.3三种情形是提高Bank并行度的较完美的解决方案；但是实施例1.4～1.6三种情形是比较坏的情况，经过Bank序列号平衡模块后访存请求的Bank并行度大大降低。但是实施例1.4～1.6这几种Bank序列号的情况出现的概率都是极低的，算法表明BLP＜4的概率小于2.2％，出现提高Bank并行度的情形概率远大于降低Bank并行度的概率。
2.提高行缓存局部性的几种实例
在局部性策略控制模块中，提到了采用三种不同的策略来提高行缓存的局部性，从而最大限度地提高系统吞吐量。下面用实例来说明该模块是如何处理这三种情况的。
2.1有限请求数量原则
如图2所示，批处理队列的阈值为整个队列长度的60％，其中指令R3|C1,R8|C1,R3|C2在批处理队列之中，指令R3|C5不在这个60％长度的队列中，根据这个原则，由于R3|C5超出了阈值范围，不能被调度进入此包，所以将C8|C1和R3|C5交换的调度是错误的，在图2的左右边一个队列调度是正确的。
2.2优先级次序不变原则
如图3所示，R8C6|R8C5|R8C9(图3第2列)批次不能被提前到R3C1|R3C2批次之前进行优先排序，因为一开始R3|C1的初始位置决定了R3包的优先级，R3C1|R3C2中的请求总顺序优于R8C6|R8C5|R8C9中请求的总体顺序。因此，合理的包装方式在图3的第3列中列出，其中访存请求的整体输入顺序与其总体离开顺序相匹配。
2.3不调离单独访存请求原则
如图4所示，R5C4(图4的第2列)不能超出包的有效区域，因为单个请求可能在下一轮仍然不能形成批次，这导致了这种单个的访存请求在饥饿状态因此，合理的批处理调度方式在图4的第3列中给出，其中对访存请求R5|C4批处理中的第三个方案与进入队列的顺序相匹配。
以上实施例为本申请的优选实施例，本领域的普通技术人员还可以在此基础上进行各种变换或改进，在不脱离本申请总的构思的前提下，这些变换或改进都应当属于本申请要求保护的范围之内。

Claims (5)

1.一种提高PM访存请求并行度的解析装置，包括命令解析模块、执行模块，其特征在于：
还包括地址范围划分模块、Bank序列号识别模块、Bank序列号平衡模块，局部性策略控制模块；
地址范围划分模块，用于将DRAM访存请求地址范围与PM访存请求的地址范围区分开，将访存请求划分为“普通请求”和“持续请求”；
Bank序列号识别模块，用于解析访存请求的结构，提取出当前访存请求的Bank号；
Bank序列号平衡模块，用于提供一个动态序列号，通过计算所述动态序列号和Bank号的异或值决定访存请求最终进入哪个调度队列，将具有集中式的Bank号的访存请求变为分散式的；
局部性策略控制模块，用于通过批处理方式去调度拥有行缓存局部性的访存请求，提高行缓存的局部性。
2.根据权利要求1所述的一种提高PM访存请求并行度的解析装置，其特征在于：所述地址范围划分模块,识别访存请求的地址序列，将低地址空间的访存请求划分到DRAM内存控制器中，按照DRAM内存控制器的方法去解析访存请求并获取数据；将高地址空间的访存请求划分到PM内存控制器中。
3.根据权利要求1所述的一种提高PM访存请求并行度的解析装置，其特征在于：
所述Bank序列号识别模块：访存请求的结构为
请求类别(R/W) 行地址(row) Bank号(b) 列地址(col)
根据访存请求的结构，将划分好的“普通请求”和“持续请求”，在结构中用“请求类别”位来表示，提取出当前访存请求的Bank号。
4.根据权利要求1所述的一种提高PM访存请求并行度的解析装置，其特征在于：
所述局部性策略控制模块，批处理调度方式遵守三种原则，有限请求数量原则、优先级顺序不变原则、不调离单独访存请求原则。
5.一种基于权利 要求1所述装置的提高PM访存请求并行度的解析方法,其特征在于，包含以下步骤：
步骤A：将包含低地址空间的访存请求划分到DRAM内存控制器中，划分为“普通请求”；将包含高地址空间的访存请求划分到PM内存控制器中，划分为“持续请求”；
步骤B：识别不同Bank的持续请求号码，并确保这些请求可以分配给不同的队列；
步骤C：提供一个动态序列号，其编号等于Bank的数量范围，通过计算这个动态变化的序列号和Bank号决定请求最终进入哪个队列；
步骤D：通过批处理方式去调度具有行缓存局部性的访存请求，来提高行缓存的局部性，从而最大限度地提高系统吞吐量；
步骤E：将具有新Bank号的访存请求解析为可执行的操作命令；
步骤F：在PM阵列及其控制器上执行操作命令。
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