CN107425976A - 密钥芯片系统和物联网设备 - Google Patents

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Abstract

本发明提出一种密钥芯片系统和物联网设备，该密钥芯片系统包括密钥芯片，包括：系统总线单元；多个加密算法硬件加速器，用于基于其内置的加解密算法对待传输数据进行加解密处理，得到加解密数据；真随机数产生单元，用于生成加解密处理的过程中所需的真随机数序列；片外设备，包括：串行外设接口，用于使多个加密算法硬件加速器、真随机数产生单元，通过系统总线单元与片外设备以串行方式进行数据通信；安全控制单元，用于读取电源监测/管理单元监测得到的电源和频率。通过本发明使得密钥芯片具有硬件安全保护，提升密钥芯片的数据保密性能，且，通过配置系统总线单元，有效提升系统的数据处理效率。

Description

密钥芯片系统和物联网设备
技术领域
本发明涉及通信技术领域，尤其涉及一种密钥芯片系统和物联网设备。
背景技术
目前，一款应用于物联网的低功耗、低成本、高安全性、多功能的密钥芯片上具有片上密钥管理(包括密码生成、存储、更新等)单元。数据通过密钥芯片进行安全加密后再发送出去。接收端也有相应的密钥芯片进行解密，保证数据传输的安全性。
现有技术中，该密钥芯片无硬件安全保护，数据在空气中传播时可能会被拦截，且易于破解，数据保密性能不佳。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的一个目的在于提出一种密钥芯片系统，使得密钥芯片具有硬件安全保护，提升密钥芯片的数据保密性能，且，通过配置系统总线单元，有效提升系统的数据处理效率。
本发明的另一个目的在于提出一种物联网设备。
为达到上述目的，本发明第一方面实施例提出的密钥芯片系统，包括：密钥芯片和片外设备，其中，所述密钥芯片包括：系统总线单元；多个加密算法硬件加速器，每个加密算法硬件加速器，用于基于其内置的加解密算法对待传输数据进行加解密处理，得到加解密数据；真随机数产生单元，用于生成所述加解密处理的过程中所需的真随机数序列；所述片外设备包括：安全控制单元和串行外设接口；所述串行外设接口，用于使所述多个加密算法硬件加速器、所述真随机数产生单元，通过所述系统总线单元与所述片外设备以串行方式进行数据通信；所述安全控制单元，用于读取电源监测/管理单元监测得到的电源和频率；其中，所述多个加密算法硬件加速器包括以下一种或者多种的组合：国密算法SM1硬件加速器、国密算法SM7硬件加速器、国密算法SM9硬件加速器、国密算法SM2硬件加速器、国密算法SM3硬件加速器、国密算法SM4硬件加速器、国密算法SSF33硬件加速器、高级加密标准AES算法硬件加速器、数据加密标准DES算法硬件加速器、安全哈希算法SHA硬件加速器，以及公钥加密算法RSA硬件加速器。
本发明第一方面实施例提出的密钥芯片系统，通过在密钥芯片设置片外设备，并配置多个加密算法硬件加速器，且在密钥芯片中内置系统总线单元，使得密钥芯片具有硬件安全保护，提升密钥芯片的数据保密性能，且，通过配置系统总线单元，有效提升系统的数据处理效率。
为达到上述目的，本发明第二方面实施例提出的物联网设备，包括：设备本体，以及第一方面实施例提出的密钥芯片系统。
本发明第二方面实施例提出的物联网设备，通过在密钥芯片设置片外设备，并配置多个加密算法硬件加速器，且在密钥芯片中内置系统总线单元，使得密钥芯片具有硬件安全保护，提升密钥芯片的数据保密性能，且，通过配置系统总线单元，有效提升系统的数据处理效率。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1是本发明一实施例提出的密钥芯片系统的结构示意图；
图2是本发明另一实施例提出的密钥芯片系统的结构示意图；
图3是本发明一实施例提出的物联网设备的结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
图1是本发明一实施例提出的密钥芯片系统的结构示意图。
参见图1，该密钥芯片系统10包括：密钥芯片11和片外设备12，其中，密钥芯片11包括：系统总线单元1101；多个加密算法硬件加速器，每个加密算法硬件加速器，用于基于其内置的加解密算法对待传输数据进行加解密处理，得到加解密数据；真随机数产生单元1111，用于生成加解密处理的过程中所需的真随机数序列；片外设备12包括：安全控制单元121和串行外设接口122；串行外设接口122，用于使多个加密算法硬件加速器、真随机数产生单元1111，通过系统总线单元1101与片外设备12以串行方式进行数据通信；安全控制单元121，用于读取电源监测/管理单元125监测得到的电源和频率；其中，多个加密算法硬件加速器包括以下一种或者多种的组合：国密算法SM1硬件加速器1102、国密算法SM7硬件加速器1103、国密算法SM9硬件加速器1104、国密算法SM2硬件加速器1105、国密算法SM3硬件加速器1106、国密算法SM4硬件加速器1107、国密算法SSF33硬件加速器1108、高级加密标准AES算法硬件加速器1109、数据加密标准DES算法硬件加速器1110、安全哈希算法SHA硬件加速器1112，以及公钥加密算法RSA硬件加速器1113。
在本发明的一个实施例中，该密钥芯片系统10可以为无线保真系统级封装(System In Package，SiP)的密钥芯片系统。
因此，本发明中的密钥芯片系统10具有更好的抗机械和化学腐蚀能力，能够显著缩短产品研制和投放市场的周期，无线射频性能更稳定，可靠性更高。
在本发明中，该密钥芯片系统10包括：密钥芯片11和片外设备12，其中，
密钥芯片11包括：
系统总线单元1101。
其中，该系统总线单元1101可以例如为高级高性能总线(Advanced HighPerformance Bus，AHB)单元。
该系统总线单元1101仅仅依赖闪存存取存贮器126的协助，而不需要任何桥接器(bridge)和/或IO接口的协助，使得数据处理操作过程中的数据、地址和控制信号能够经由系统总线单元1101高速传输至其它单元，因此，有效提升系统的数据处理效率。
在本发明的实施例中，通过配置系统总线单元1101，由于系统总线的高数据吞吐量，其在单位时间内的数据处理量远高于SDIO/SPI的数据处理量。且，能够简化密钥芯片系统10的硬件设计。在硬件设计中便于采用模块化的结构设计方法，接入系统总线单元1101的闪存存取存贮器126、多个加密算法硬件加速器等，将其与系统总线单元1101相连接，无需考量系统总线单元1101内部的处理流程。通过配置系统总线单元1101，简化了系统结构，使得整个系统结构清晰，连线少，实现底板连线的印制化。
进一步地，通过配置系统总线单元1101，使得系统扩充性能好。一方面是规模扩充，规模扩充仅仅需要多插一些同类型的插件，另一方面是功能扩充，功能扩充仅仅需要按照系统总线单元1101标准设计新插件。系统总线单元1101使得系统更新性能好。由于多个加密算法硬件加速器、闪存存取存贮器126等都是按系统总线单元1101的设计规定挂到总线上的，因而，可以随着处理器的芯片以及其他有关芯片的进展设计新的插件，新的插件插到底板上对系统进行更新，而不需要修改其他插件和底板连线。
分别与系统总线单元1101相连的多个加密算法硬件加速器，每个加密算法硬件加速器，用于基于其内置的加解密算法对待传输数据进行加解密处理，得到加解密数据。
其中，多个加密算法硬件加速器包括以下一种或者多种的组合：
国密算法SM1硬件加速器1102、国密算法SM7硬件加速器1103、国密算法SM9硬件加速器1104、国密算法SM2硬件加速器1105、国密算法SM3硬件加速器1106、国密算法SM4硬件加速器1107、国密算法SSF33硬件加速器1108、高级加密标准AES算法硬件加速器1109、数据加密标准DES算法硬件加速器1110、安全哈希算法SHA硬件加速器1112，以及公钥加密算法RSA硬件加速器1113。
真随机数产生单元1111，用于生成加解密处理的过程中所需的真随机数序列。
在本发明的一个实施例中，该密钥芯片11内置有安全算法引擎，安全算法引擎不仅仅支持数据加密标准(Data Encryption Standard，DES)、高级加密标准(AdvancedEncryption Standard，AES)等对称加密算法，还支持RSA公钥加密算法、ECC(EllipticCurves Cryptography)公钥加密算法等非对称加密算法，以及支持安全哈希算法(SecureHash Algorithm，SHA)，且内置真随机数产生单元1111。
多个加密算法硬件加速器分别支持的加密算法如下：
1、SM1对称密码算法，分组密码算法，分组长度为128位，密钥长度为128比特，算法安全保密强度及相关软硬件实现性能与高级加密标准AES相当，算法仅以IP核的形式存在于芯片中。
2、SM2公钥密码算法，是非对称的，它使用两个独立的密钥，即密钥分为公钥和私钥。
3、SM3摘要算法。
4、SM4分组密码算法和DES分组密码算法。
分组密码就是将明文数据按固定长度进行分组，然后在同一密钥控制下逐组进行加密，从而将各个明文分组变换成一个等长的密文分组的密码。其中二进制明文分组的长度称为该分组密码的分组规模。
5、SM7对称密码算法，SM7适用于非接触式IC卡。
6、SM9标识密码算法，是一种基于标识的密码算法。SM9标识密码算法以实体的有效标识(如邮件地址、手机号码、QQ号、身份证码等)作为公钥，用户无需申请和交换证书，从而大大降低密钥芯片系统10的复杂性。
7、SSF33密码算法，是以128位分组为单位进行运算，密钥长度为16字节。
SSF33算法和基于3-DES的对称加密算法使用相同长度的密钥，能够同原有的基于3-DES对称加密算法的密钥管理兼容。
8、高级加密标准AES，其对称密钥密码使用相同的密钥加密和解密数据。通过分组密码返回的加密数据的位数与输入数据相同。
9、安全哈希算法SHA，计算过程如：取一串输入码(称为预映射或信息)，并把该输入码转化为长度较短、位数固定的输出序列即散列值(也称为信息摘要或信息认证代码)。
10、公钥加密算法RSA，既可用于加密，又可用于数字签名。
片外设备12包括：安全控制单元121和串行外设接口122。
串行外设接口122与系统总线单元1101相连。
安全控制单元121与密钥芯片11相连。
串行外设接口122，用于使多个加密算法硬件加速器、真随机数产生单元1111，通过系统总线单元1101与片外设备12以串行方式进行数据通信。
安全控制单元121，用于读取电源监测/管理单元125监测得到的电源和频率。
在本发明的实施例中，安全控制单元121可以用于侦测电源监测/管理单元125的电源和频率，因而，能够有效防止外部通过测量电源波形和频率进行攻击。在本发明的一个实施例中，安全控制单元121，还用于判断监测得到的电源和频率是否在正常工作电源和频率范围之内，若是，则判定密钥芯片11所处工作环境属于安全状态，若否，则判定密钥芯片11所处工作环境属于危险状态。
其中，正常工作电源和频率范围可以是预先设定的。
在本发明的一个实施例中，若判定密钥芯片11所处工作环境属于危险状态，即，密钥芯片11可能受到外部黑客的攻击，可以采取相关技术中的一些防护措施，以避免数据泄密。
在本发明的一个实施例中，片外设备12还包括：
外部主控处理器123，外部主控处理器123通过串行外设接口122、系统总线单元1101与多个加密算法硬件加速器之间对加解密数据进行传输。
在本发明的一个实施例中，片外设备12还包括：
时钟单元124，时钟单元124用于提供密钥芯片系统10工作时所需要的时钟信息。
在本发明的一个实施例中，片外设备12还包括：
电源监测/管理单元125，用于对密钥芯片11的供电设备的电源和频率进行监测，得到监测结果。
在本发明的一个实施例中，片外设备12还包括：
闪存存取存贮器126，用于对监测得到的电源和频率进行存储。
本实施例中，通过在密钥芯片设置片外设备，并配置多个加密算法硬件加速器，且在密钥芯片中内置系统总线单元，使得密钥芯片具有硬件安全保护，提升密钥芯片的数据保密性能，且，通过配置系统总线单元，有效提升系统的数据处理效率。
图3是本发明一实施例提出的物联网设备的结构示意图。
参见图3，该物联网设备30包括：设备本体31，以及密钥芯片系统32。
需要说明的是，前述图1-图2实施例中对密钥芯片系统实施例的解释说明也适用于该实施例的物联网设备30，其实现原理类似，此处不再赘述。
本实施例中，通过在密钥芯片设置片外设备，并配置多个加密算法硬件加速器，且在密钥芯片中内置系统总线单元，使得密钥芯片具有硬件安全保护，提升密钥芯片的数据保密性能，且，通过配置系统总线单元，有效提升系统的数据处理效率。
需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种密钥芯片系统，其特征在于，所述密钥芯片系统包括：密钥芯片和片外设备，其中，
所述密钥芯片包括：
系统总线单元；
多个加密算法硬件加速器，每个加密算法硬件加速器，用于基于其内置的加解密算法对待传输数据进行加解密处理，得到加解密数据；
真随机数产生单元，用于生成所述加解密处理的过程中所需的真随机数序列；
所述片外设备包括：安全控制单元和串行外设接口；
所述串行外设接口，用于使所述多个加密算法硬件加速器、所述真随机数产生单元，通过所述系统总线单元与所述片外设备以串行方式进行数据通信；
所述安全控制单元，用于读取电源监测/管理单元监测得到的电源和频率；
其中，所述多个加密算法硬件加速器包括以下一种或者多种的组合：
国密算法SM1硬件加速器、国密算法SM7硬件加速器、国密算法SM9硬件加速器、国密算法SM2硬件加速器、国密算法SM3硬件加速器、国密算法SM4硬件加速器、国密算法SSF33硬件加速器、高级加密标准AES算法硬件加速器、数据加密标准DES算法硬件加速器、安全哈希算法SHA硬件加速器，以及公钥加密算法RSA硬件加速器。
2.如权利要求1所述的密钥芯片系统，其特征在于，其中，
所述安全控制单元，还用于判断所述监测得到的电源和频率是否在正常工作电源和频率范围之内，若是，则判定所述密钥芯片所处工作环境属于安全状态，若否，则判定所述密钥芯片所处工作环境属于危险状态。
3.如权利要求1所述的密钥芯片系统，其特征在于，所述片外设备还包括：
外部主控处理器，所述外部主控处理器通过所述串行外设接口、所述系统总线单元与所述多个加密算法硬件加速器之间对所述加解密数据进行传输。
4.如权利要求1所述的密钥芯片系统，其特征在于，所述片外设备还包括：
时钟单元，所述时钟单元用于提供所述密钥芯片系统工作时所需要的时钟信息。
5.如权利要求1所述的密钥芯片系统，其特征在于，所述片外设备还包括：
所述电源监测/管理单元，用于对所述密钥芯片的供电设备的电源和频率进行监测，得到监测结果。
6.如权利要求1所述的密钥芯片系统，其特征在于，所述片外设备还包括：
所述闪存存取存贮器，用于对所述监测得到的电源和频率进行存储。
7.一种物联网设备，其特征在于，包括：设备本体，以及
如权利要求1-5任一项所述的密钥芯片系统。
8.如权利要求7所述的物联网设备，其特征在于，所述物联网设备包括：家电设备、传感器设备、或者控制设备。
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