CN107408293A - 支持计算装置处的图形命令流中对命令缓冲器的多级嵌套 - Google Patents

Abstract

描述了一种用于促进计算装置处的批处理缓冲器的多级嵌套的机制。如本文所述的实施例的方法包括：促进硬件扩展以容纳多个批处理缓冲器来参与多级嵌套，其中，所述多个批处理缓冲器与计算装置的图形处理器相关联。所述方法可以进一步包括：促进所述多个批处理缓冲器的所述多级嵌套，其中，所述多级嵌套遍布于与所述多个批处理缓冲器相关联的多个级别，其中，所述多个级别包括与所述多个批处理缓冲器中的多于两个批处理缓冲器相关联的多于两个嵌套级别。

Description

支持计算装置处的图形命令流中对命令缓冲器的多级嵌套

技术领域

本文所述的实施例总体上涉及计算机。更具体地，实施例涉及一种用于支持计算装置处的图形命令流中对命令缓冲器的多级嵌套的机制。

背景技术

常规图形引擎提供限于提供命令缓冲器(也称为“批处理缓冲器”)的最多两个级别的嵌套的技术，这导致处理和存储资源的低效使用、批处理缓冲器执行的延迟、以及图形性能的降低等。

附图说明

以示例性而非限制性方式在附图中展示实施例，在附图中，类似参考号指示类似元件。

图1是根据实施例的处理系统的框图。

图2是处理器的实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；

图3是图形处理器的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5是图形处理器的另一实施例的框图。

图6展示了线程执行逻辑，所述线程执行逻辑包括在图形处理引擎的一些实施例中采用的处理元件阵列。

图7是框图，展示了根据一些实施例的图形处理器指令格式。

图8是图形处理器的另一实施例的框图。

图9A是根据实施例的展示了图形处理器命令格式的框图，并且图9B是根据实施例的展示了图形处理器命令序列的框图。

图10展示了根据一些实施例的数据处理系统的示例性图形软件架构。

图11是框图，展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统。

图12是框图，展示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路。

图13展示了用于支持与图形处理器相关联的批处理缓冲器的常规技术。

图14展示了根据一个实施例的采用图形命令解析机制的计算装置。

图15展示了根据一个实施例的图形命令解析机制。

图16A展示了根据一个实施例的用于到第N级的批处理缓冲器的嵌套的架构。

图16B展示了根据一个实施例的栈。

图17展示了根据一个实施例的用于第N级嵌套批处理缓冲器的批处理缓冲器处理方法。

图18展示了根据一个实施例的用于图16A的批处理缓冲器的第N级嵌套的架构。

具体实施方式

在下列描述中，阐述了众多具体细节。然而，如本文中所描述的，可以在不具有这些特定的细节的情况下实践实施例。在其他实例中，没有详细示出众所周知的电路、结构和技术，以免模糊本描述的理解。

实施例提供了用于支持针对命令缓冲器的多级嵌套(例如高达第N级)的命令解析器。实施例提供了用于促进到第N级的嵌套批处理缓冲器的硬件和/或软件能力，其中，嵌套是指从正在进行的批处理缓冲器执行的命令流调用下一级批处理缓冲器。例如，并且在一个实施例中，遇到下一级(嵌套)批处理缓冲器的命令解析器暂停当前批处理缓冲器的命令流的任何执行(保存状态以便恢复)，并且开始执行来自所述下一级批处理缓冲器的命令。一旦所有来自下一级缓冲器的命令都被执行，命令解析器将恢复原批处理缓冲器的从其中调用所述下一级批处理缓冲器的经暂停的命令流。类似地，在一个实施例中，所述下一级批处理缓冲器的命令流可以调用另一下一级批处理缓冲器，以此类推，形成第N级嵌套。

实施例提供了第N级嵌套批处理缓冲器，以便在正向遍历嵌套批处理缓冲器的同时遇到所述下一级批处理缓冲器时将当前批处理缓冲器执行指针(例如，指针和状态)保存在栈上、并且在反向遍历嵌套批处理缓冲器的同时遇到批处理缓冲器结束时从栈恢复所述当前批处理缓冲器执行指针。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，数据处理系统100包括一个或多个处理器102和一个或多个图形处理器108，并且可以是单处理器桌面系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是用于移动式、手持式、或嵌入式装置的片上系统(SoC)集成电路内并入的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算装置或移动互联网装置。数据处理系统100还可包括可穿戴装置(诸如智能手表可穿戴装置、智能眼镜装置、增强现实装置、或虚拟现实装置)、与所述可穿戴装置耦合、或者集成在所述可穿戴装置中。在一些实施例中，数据处理系统100是电视或机顶盒装置，所述电视或机顶盒装置具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，所述一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，所述一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理装置，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，在处理器102的各部件之间共享所述高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术在所述处理器核107之中共享所述外部高速缓存。寄存器组106附加地包括在处理器102中，所述处理器可以包括用于存储不同类型数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器装置与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O装置的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在所述处理器内。

存储器装置120可以是动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪存装置、相变存储器装置、或具有合适的性能用作处理存储器的某个其他存储器装置。在一个实施例中，存储器装置120可作为系统100的系统存储器进行操作，以便存储数据122和指令121，以供在所述一个或多个处理器102执行应用或过程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中与所述一个或多个图形处理器108通信，从而执行图形和媒体操作。

在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器装置120和处理器102。I/O外围部件包括但不限于：音频控制器146、固件接口128、无线收发器126(例如，Wi-Fi、蓝牙)、数据存储装置124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))装置耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入装置，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。将认识到的是，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其它类型的数据处理系统。例如，I/O控制器中枢130可以集成在所述一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A-202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A-202N各自包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可以访问一个或多个共享高速缓存单元206。

内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级。高速缓存存储器层级可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。所述一个或多个总线控制器单元216管理一组外围总线，比如一个或多个外围部件互连总线(例如，PCI、PCI快速总线)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器装置(未示出)的访问。

在一些实施例中，处理器核202A-202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A-202N的部件。系统代理核210可以附加地包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A-202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理单元包括所述一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示I/O互连件的多个品种中的至少一种，包括有助于各个处理器组件与诸如eDRAM模块的高性能嵌入式存储器模块218之间的通信的封装I/O互连件。在一些实施例中，处理器核202-202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A-202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A-202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N就微架构而言是同质的，其中，具有相对更高功耗的一个或多个核与具有更低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示装置320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括块图像转移(BLIT)引擎304以便执行二维(2D)栅格器操作，包括例如，位边界块转移。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程和固定的功能元件，所述功能元件执行元件内的各种任务和/或向3D/媒体子系统315产生执行线程。虽然3D流水线312可以用于执行媒体操作，但是GPE 310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

3D/媒体处理

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图3中示出的GPE 310的版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，GPE 410与命令流送器403耦合，所述命令流送器向GPE 3D流水线412和媒体流水线416提供命令流。在一些实施例中，命令流送器403耦合至存储器，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流送器403从存储器接收命令并将这些命令发送至3D流水线412和/或媒体流水线416。所述命令是从存储用于3D流水线412和媒体流水线416的环形缓冲器获取的指示。在一个实施例中，所述环形缓冲器可附加地包括存储多批多命令的批命令缓冲器。3D流水线和媒体流水线412、416通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列414来处理所述命令。在一些实施例中，执行单元阵列414是可扩展的，从而使得所述阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。

在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)和执行单元阵列414耦合。在一些实施例中，采样引擎430为执行单元阵列414提供存储器访问机制，所述存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于执行针对媒体的专门图像采样操作的逻辑。

在一些实施例中，采样引擎430中的所述专门媒体采样逻辑包括去噪/解交织模块432、运动估计模块434、以及图像缩放和滤波模块436。在一些实施例中，去噪/解交织模块432包括用于对经解码的视频数据执行去噪或解交织算法中的一项或多项的逻辑。解交织逻辑将交织的视频内容的交替字段组合成单一的视频帧。所述去噪逻辑从视频和图像数据减少或去除数据噪声。在一些实施例中，所述去噪和解交织逻辑是运动自适应的并且使用基于在所述视频数据中检测到的运动量的空间或时间滤波。在一些实施例中，去噪/解交织模块432包括专门的运动检测逻辑(例如，在运动估计引擎434内)。

在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能(比如运动向量估计和预测)来为视频操作提供硬件加速。运动估计引擎确定描述连续视频帧之间的图像数据的变换的运动向量。在一些实施例中，图形处理器媒体编解码器使用视频运动估计引擎434来对宏块级视频执行操作，对于其利用通用处理器来执行可以另外地是太计算密集型的。在一些实施例中，运动估计引擎434通常可用于图形处理器部件以便辅助视频解码和处理功能，所述视频解码和处理功能对于视频数据内的运动的方向或幅度是敏感或自适应的。

在一些实施例中，图像缩放和滤波模块436执行图像处理操作以便增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和滤波模块436在向执行单元阵列414提供数据之前在采样操作过程中处理图像和视频数据。

在一些实施例中，GPE 410包括数据端口444，所述数据端口提供用于图形子系统访问存储器的附加机制。在一些实施例中，数据端口444针对操作促进存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、暂时存储器空间读区/写入、和媒体表面访问。在一些实施例中，数据端口444包括用于高速缓存对存储器的访问的高速缓存存储器空间。所述高速缓存存储器可以是单一数据高速缓存或者被分成用于经由所述数据端口访问存储器的多个子系统的多个高速缓存(例如，渲染缓冲器高速缓存、常量缓冲器高速缓存等)。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程通过经由数据分配互连来交换消息而与所述数据端口进行通信，所述数据分配互连耦合GPE410的所述子系统中的每个子系统。

执行单元

图5是图形处理器500的另一实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。进入的命令由流水线前端504中的命令流传送器503进行解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和介质处理的可扩展执行逻辑。对于3D几何结构处理命令，命令流传送器503将所述命令提供给几何结构流水线536。针对至少一些媒体处理命令，命令流送器503将所述命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。

在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A-580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A-550N、560A-560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，所述图形核各自包括一组第一子核550A-550N和一组第二子核560A-560N。所述一组第一子核550A-550N中的每个子核至少包括第一组执行单元552A-552N和媒体/纹理采样器554A-554N。所述一组第二子核560A-560N中的每个子核至少包括第二组执行单元562A-562N和采样器564A-564N。在一些实施例中，每个子核550A-550N、560A-560N共享一组共享资源570A-570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接至所述部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A-608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如608A)是能够执行多个同步线程并且为每个线程并行处理多个数据元素的单独向量处理器。在一些实施例中，执行单元阵列608A-608N包括任意数量的单独执行单元。

在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行指令集(所述指令集包括对许多标准3D图形着色器指令的本机支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。所述执行单元支持顶点和几何结构处理(例如，顶点程序、几何结构程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。

执行单元阵列608A-608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或针对指令的通道数量。执行通道是执行数据元素访问、掩盖、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据(SIMD)指令。各个数据元素可以作为打包数据类型存储在寄存器中，并且所述执行单元将基于所述元素的数据大小处理各个元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样处理过程中处理纹理或媒体数据。

在执行过程中，所述图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。在一些实施例中，线程执行逻辑600包括本地线程调度器604，所述本地线程调度器仲裁来自图形流水线和媒体流水线的线程发起请求、并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线(例如，图5的536)向线程执行逻辑600(图6)分派顶点处理、镶嵌、或几何处理线程。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

一旦一组几何对象已经被处理并被栅格化成像素数据，则像素着色器602被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板缓冲器等)。在一些实施例中，像素着色器602计算各顶点属性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，像素着色器602然后执行应用编程接口(API)供应的像素着色器程序。为了执行所述像素着色器程序，像素着色器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何碎片的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。

图7是框图，展示了根据一些实施例的图形处理器指令格式700。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框示出了一般包括在执行单元指令中的组件，而虚线包括任选的或仅包括在所述指令的子集中的组件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元本机地支持采用128位格式710的指令。64位压缩指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。本机128位格式710提供对所有指令选项的访问，而一些选项和操作在64位格式730中被限制。64位格式730中可用的本地指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压紧。执行单元硬件基于所述变址值引用一组压缩表，并且使用压缩表输出来以128位格式710重构本机指令。

针对每种格式，指令操作码712限定了所述执行单元要执行的操作。所述执行单元横跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于添加指令，所述执行单元横跨表示纹理元素或图片元素的每个颜色通道执行同步添加操作。默认情况下，所述执行单元横跨操作数的所有数据信道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，重排)。对于128位指令710，执行大小字段716限制将并行执行的数据信道的数量。在一些实施例中，执行大小字段716不可用于64位的压紧指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 722、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中，这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与所述指令一起传递的立即数(例如，硬编码)值。

在一些实施例中，128位的指令格式710包括访问/寻址模式信息726，所述访问/寻址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令710中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节校准访问模式和1字节校准访问模式，其中，访问模式的字节校准确定了指令操作数的访问校准。例如，当在第一模式中指令710可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中指令710可以使用16字节对齐的寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分判定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712的位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码分组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑分组742共享五个最高有效位(MSB)，其中，移动(mov)指令采用0000xxxxb形式，并且逻辑指令采用0001xxxxb形式。流控制指令分组744(例如，调用、跳跃(jmp))包括采用0010xxxxb(例如，0x20)形式的指令。杂项指令分组746包括指令的混合，包括0011xxxxb(例如，0x30)形式的同步指令(例如，等待(wait)、发送(send))。并行数学指令分组748包括采用0100xxxxb形式(例如，0x40)的部件式的算术指令(例如，相加、相乘(mul))。并行数学组748横跨多个数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb(例如，0x50)形式的算术指令(例如，dp4)。所述向量数学组对向量操作数执行诸如点积计算的算术。

图形流水线

图8是图形处理器800的另一实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由下发至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流送器803被解译，所述命令流送器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，所述命令流送器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流送器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间转换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有附接的L1高速缓存851，所述高速缓存对每个阵列是特定的或在阵列之间被共享。所述高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区以包含不同分区中的数据和指令的单个高速缓存。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速镶嵌的镶嵌部件。在一些实施例中，可编程的外壳着色器811配置镶嵌操作。可编程域着色器817提供镶嵌输出的后端评估。镶嵌器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用镶嵌，则可以对镶嵌部件811、813、817进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪裁器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点分片)上进行操作。如果镶嵌被禁用，则几何结构着色器819接收来自顶点着色器807的输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在镶嵌单元被禁用时执行几何镶嵌。

在栅格化之前，剪裁器829处理顶点数据。剪裁器829可以是固定功能的剪裁器或者具有剪裁和几何着色器功能的可编程剪裁器。在一些实施例中，渲染输出流水线870中的栅格器和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对栅格器873进行旁路并且经由流出单元823访问未栅格化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A、852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与所述处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含栅格器和深度测试部件873，所述栅格器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格化逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作组件877对数据进行基于像素的操作，然而在某些情况下，与2D操作(例如，利用混合的位块图像传输)相关联的像素操作由2D引擎841进行、或者在显示时使用覆盖显示平面由显示控制器843替代。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流送器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流送器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎337包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构耦合至图形处理器。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示装置(未示出)耦合，所述显示装置可以是系统集成显示装置(如在膝上型计算机中)、或者经由显示装置连接器附接的外部显示装置。

在一些实施例中，图形流水线820和媒体流水线830可配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自科纳斯(Khronos)集团的开放图形库(OpenGL)和开放计算语言(OpenCL)、来自微软公司的Direct 3D库提供支持、或者可以向OpenGL和D3D两者提供支持。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是框图，展示了根据一些实施例的图形处理器命令格式900。图9B是框图，展示了根据实施例的图形处理器命令序列910。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识所述命令的目标客户端902、命令操作代码(操作码)904、以及用于所述命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902限定了处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元都具有对所述命令进行处理的对应处理流水线。一旦命令被客户端单元接收，客户端单元读取操作码904和子操作码905(如果有的话)，以确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。对于某些命令，预期显式命令大小908指定所述命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被下发，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线刷新(Flush)命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线刷新以使活动的图形流水线完成任何待决命令。响应于流水线刷新，用于所述图形处理器的命令解析器将暂停命令处理，直到活动的绘制引擎完成待决操作并且使相关的读取高速缓存无效。任选地，标记为‘脏’的渲染高速缓存中的任何数据都可以被刷新到存储器。在一些实施例中，流水线刷新命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间明确地切换时，使用流水线选择命令913。在一些实施例中，在下发流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要下发针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线刷新命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步、并且在处理一批命令之前从所述活动的流水线内的一个或多个高速缓存存储器中清除数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要一个或多个返回缓冲器的分配、选择、或配置，在处理过程中所述操作将中间数据写入所述返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制成用于以3D流水线状态930开始的所述3D流水线922、或者在媒体流水线状态940处开始的所述媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘go’或‘kick’命令来触发执行。在一个实施例中，使用用于通过图形流水线刷新所述命令序列的流水线同步命令来触发命令执行。3D流水线将执行针对3D图元的几何结构处理。一旦操作完成，所得到的几何对象就被光栅化，并且像素引擎对所得到的像素进行上色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。通常，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，所述媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用多个计算着色器程序来执行SIMD向量操作，所述计算着色器程序不与图形图元的渲染明确相关。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。在媒体对象命令942之前，将一组媒体流水线状态命令940调度或放置到命令队列中。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。所述媒体流水线状态命令包括用于在媒体流水线中配置视频解码和视频编码逻辑的数据，例如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。所述媒体对象包括包含有待处理的视频数据的存储器缓冲器。在一些实施例中，在下发媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件结构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。所述着色器语言指令可以是高级着色器语言，例如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括适于由通用处理器核1034执行的机器语言的可执行指令1014。所述应用还包括由顶点数据定义的图形对象1016。

在一些实施例中，操作系统1020可以是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012变换成硬件专用的表示。当OpenGL API正在使用时，GLSL高级语言的着色器指令1012被传递给用户模式图形驱动程序1026进行编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实施方式

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路(诸如处理器)内的逻辑。例如，所述机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使所述机器制造用于执行在此描述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得所述电路执行与在此描述的实施例中的任一实施例相关联地描述的操作。

图11是框图，展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于设计、测试并验证IP核的行为。然后可由仿真模型1100来创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据在此描述的至少一个实施例的操作。

图12是框图，展示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路1200。示例性集成电路包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可以附加地包括图像处理器1215和/或视频处理器1220，其中的任一项可以是来自相同或多个不同设计设施的模块化IP核。所述集成电路包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，所述集成电路可包括显示装置1245，所述显示装置耦合至高清多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器装置。一些集成电路附加地嵌入式安全引擎1270。

另外，其他逻辑和电路可以包括在集成电路1200的处理器中，包括附加图形处理器/核、外围接口控制器、或通用处理器核。

图13展示了用于支持与图形处理器相关联的批处理缓冲器的常规技术1300。如图所示，所述传统技术1300被限制为仅支持两级的批处理缓冲器1311、1321。例如，所示技术1300包括具有批处理缓冲器开始(batch buffer start：BBS)1303的环形缓冲器1301，其中，环形缓冲器1301与第一级批处理缓冲器1311和第二级批处理缓冲器1321进行通信，所述第一级批处理缓冲器和第二级批处理缓冲器被示出为嵌套在批处理缓冲器1311、1321的常规二级嵌套1331中。此外，如图所示，第一级批处理缓冲器1311包括下一个BBS(例如BBS：NXT：B 1315)和其他BBS(例如BBS：A’1313A和BBS”A”1313B)，接下来是批处理缓冲器结束(batch buffer end：BBE)1317，从而在第一级批处理缓冲器1311处产生批处理缓冲器链接1341，而第二级批处理缓冲器1321被示出为具有BBS 1323。

如上所述，常规技术1300严格限于两个级别的批处理缓冲器1311、1321的嵌套1331，并且因此这样的常规技术1300不提供将到第N级的命令缓冲区嵌套。例如，在没有将命令缓冲器嵌套到第N级的能力的情况下，软件可能需要通过将下一级批处理缓冲器内容内联复制到第二级批处理缓冲器1321来平坦化超出所支持的2级批量缓冲器1311、1321的任何嵌套，这进而可能导致一些软件开销。当从当前批处理缓冲器经常调用相同的下一级批处理缓冲器时，此软件开销可能倍增，这可能显著增加命令缓冲器的存储器占用。此外，在没有多嵌套命令缓冲器的益处的情况下，常规技术1300不支持由命令分派模型分派的任何簇(bundle)，因为任何这样的簇逻辑上将超过两个批处理缓冲器1311、1321，这不存在于常规技术1300中。

图14展示了根据一个实施例的采用图形命令解析机制1410的计算装置1400。计算装置1400(例如，移动计算装置)可以与图1的数据处理系统100相同，并且因此为了简洁和易于理解，此后不再进一步讨论上面参照图1-12陈述的许多细节。计算装置1400可以包括移动计算装置(例如，智能电话、平板计算机、笔记本电脑、游戏机、便携式工作站等)，所述移动计算装置用作用于托管图形命令解析机制(“解析机制”或简称为“命令解析器”)1410以便促进到第N级的嵌套批处理缓冲器的主机。命令解析器1410可以包括用于执行与促进到第N级的嵌套批处理缓冲器有关的各种任务的任何数量和类型的部件，如贯穿本文件将进一步描述的。应当指出的是，贯穿本文件，诸如“图形域”的术语可以与“图形处理单元”或简称为“GPU”互换地引用，并且类似地，“CPU域”或“主机域”可以与“计算机处理单元”或简称为“CPU”互换地引用。

计算装置1400可以包括任何数量和类型的通信装置，例如大型计算系统(诸如服务器计算机、台式计算机等)，并且可以进一步包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的装置等。计算装置1400可以包括用作通信装置的移动计算装置，例如包括智能电话的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴装置(例如眼镜、手表、手镯、智能卡、珠宝、成衣制品等)、媒体播放器等。例如，在一个实施例中，计算装置1400可以包括采用集成电路(“IC”)的移动计算装置，例如在单一芯片上集成计算装置1400的各种硬件和/或软件部件的片上系统(“SoC”或“SOC”)。

如图所示，在一个实施例中，除了采用命令解析器1410之外，计算装置1400可以进一步包括任何数量和类型的硬件部件和/或软件部件(例如(但不限于)GPU 1414(具有驱动器逻辑1416)、CPU 1412、存储器1408、网络装置、驱动器等)以及输入/输出(I/O)源1404，(例如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等)。虽然命令解析器1410被示出为由驱动器逻辑1416托管，但是实施例不限于此。计算装置1400可以包括充当计算机装置1400的硬件和/或物理资源与用户之间的接口的操作系统(OS)1406。可以设想，CPU 1412可以包括一个或多个处理器，例如图1的(多个)处理器102，而GPU1414可以包括一个或多个图形处理器，例如图1的(多个)图形处理器108。

应当指出的是，贯穿本文件，可以互换地使用诸如“节点”、“计算节点”、“服务器”、“服务器装置”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”“装置”、“计算装置”、“计算机”、“计算机系统”等术语。应当进一步指出的是，贯穿本文件，可以互换地使用诸如“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”等术语。此外，贯穿本文件，可以互换地使用诸如“作业”、“输入”、“请求”、“消息”等术语。

可以设想，并且如参考图1-12进一步描述的，如上所述的图形流水线的一些进程以软件实现，而其余的进程以硬件实现。图形流水线可以在图形协处理器设计中实现，其中，CPU 1412被设计为用于与GPU 1414一起工作，所述GPU可以被包括在CPU 1412中或与其共同定位。在一个实施例中，GPU 1414可以使用用于执行与图形渲染有关的常规功能的任何数量和类型的常规软件和硬件逻辑、以及用于执行任何数量和类型的指令以执行如本文中所公开的成像机制1410的各种新颖功能(如图1的指令121)的新颖软件和硬件逻辑。

如上所述，存储器1408可以包括随机存取存储器(RAM)，所述RAM包括具有对象信息的应用数据库。存储器控制器中枢(如图1的存储器控制器中枢116)可以访问RAM中的数据并且将其转发到GPU 1414以便进行图形流水线处理。RAM可以包括双数据速率RAM(DDRRAM)、扩展数据输出RAM(EDO RAM)等。CPU 1412与硬件图形流水线(如参照图3所展示出的)交互，以共享图形流水线功能。经处理的数据被存储在硬件图形流水线的缓冲器中，并且状态信息被存储在存储器1408中。然后将所产生的图像传送到诸如显示部件(如图3的显示装置320)的I/O源1404，以便显示图像。可以设想，所述显示装置可以是用于向用户显示信息的各种类型的显示装置，例如阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等。

存储器1408可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域普通技术人员应当理解，实施例不限于此，并且可以使用低级图形流水线可访问的任何存储器。计算装置1400可以进一步包括如图1所引用的输入/输出(I/O)控制中枢(ICH)130、一个或多个I/O源/装置1404等。

CPU 1412可以包括用于执行指令的一个或多个处理器，以便执行计算系统实现的任何软件例程。指令经常涉及对数据执行的某种操作。数据和指令两者都可以存储在系统存储器1408和任何相关联的高速缓存中。高速缓存通常被设计为具有比系统存储器1408更短的等待时间；例如，高速缓存可以被集成到与(多个)处理器相同的硅芯片上和/或用较快的静态RAM(SRAM)单元构造，而系统存储器1408可以用较慢的动态RAM(DRAM)单元构造。与系统存储器1408相反，通过倾向于将更频繁使用的指令和数据存储在高速缓存中，改善了计算装置1400的整体性能效率。可以设想，在一些实施例中，GPU 1414可以作为CPU 1412的一部分(如物理CPU包的一部分)存在，在这种情况下，存储器1408可以由CPU 1412和GPU1414共享或保持分开。

系统存储器1408可以被提供给计算装置1400内的其他部件。例如，从至计算装置1400的各种接口(例如键盘和鼠标、打印机端口、局域网(LAN)端口、调制解调器端口等)接收到的或从计算机装置1400的内部存储元件(例如，硬盘驱动器)检索到的任何数据(例如，输入图形数据)通常在它们由软件程序的实施方式中的一个或多个处理器操作之前临时排队进入系统存储器1408。类似地，软件程序确定应通过计算系统接口之一从计算装置1400发送到外部实体或存储到内部存储元件中的数据在其被传输或存储之前经常在系统存储器1408中临时排队。

此外，例如，ICH(如图1的ICH 130)可以用于确保这样的数据在系统存储器1408与其适当对应的计算系统接口(和内部存储装置，如果计算系统是如此设计的话)之间被适当地传递，并且可以在其自身和所观察到的I/O源/装置1404之间具有双向点对点链路。类似地，MCH(如图1的MCH 116)可以用于管理在CPU 1412和GPU 1414、接口以及可能相对于彼此在时间上接近出现的内部存储元件之中对于系统存储器1408访问的各种竞争请求。

I/O源1404可以包括一个或多个I/O装置，所述一个或多个I/O装置实现为用于向计算装置1400(例如，网络适配器)传送数据和/或传送来自所述计算装置的数据的；或者用于计算装置1400(例如，硬盘驱动器)内的大规模非易失性存储。包括字母数字及其他键的用户输入装置可以用于将信息和命令选择通信至GPU 1414。另一类型的用户输入装置是用于将方向信息和命令选择通信至GPU 1414并控制显示装置上的光标移动的光标控制装置(如鼠标、轨迹球、触摸屏、触摸板或光标方向键)。可以采用计算机装置1400的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视频和音频命令。

计算装置1400可进一步包括(多个)网络接口以提供对网络的访问，如，LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、移动网络(例如，第3代(3G)等)、内联网、因特网等。(多个)网络接口可以包括例如具有天线的无线网络接口，所述无线网络接口可以表示一个或多个天线。(多个)网络接口也可以包括，例如，经由网络电缆与远程装置通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可例如通过遵循IEEE 802.11b和/或IEEE 802.11g标准来提供对LAN的访问，并且/或者无线网络接口可以例如通过遵循蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议(包括所述标准的先前的以及后续的版本)。附加于或替代于经由无线LAN标准通信，(多个)网络接口可以使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

(多个)网络接口可以包括一个或多个通信接口，如调制解调器、网络接口卡或其他众所周知的接口装置，如用于为了提供通信链路以支持例如LAN或WAN而耦合至以太网、令牌环或其他类型的物理有线或无线附连的那些通信接口。以此方式，计算机系统还可以经由常规的网络基础设施(例如，包括内联网或互联网)耦合至多个外围装置、客户端、控制面、控制台或服务器。

应当理解，对于某些实现，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素(如价格约束、性能要求、技术改进或其他情况)计算装置1400的配置可以因实现不同而改变。电子装置或计算机系统1400的示例可以包括但不限于：移动装置、个人数字助理、移动计算装置、智能电话、蜂窝式电话、手持装置、单向寻呼机、双向寻呼机、消息收发装置、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、因特网服务器、工作站、小型计算机、大型计算机、超级计算机、网络装置、web装置、分布式计算系统、多处理器系统、基于处理器的系统、消费电子装置、可编程消费电子装置、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、交换机、机器或上述各项的组合。

实施例可以实现为以下各项中的任何一项或组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器装置存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。以示例的方式，术语“逻辑”可以包括软件或硬件以及/或者软件和硬件的组合。

可以将实施例作为例如计算机程序产品来提供，所述计算机程序产品可以包括其上存储有机器可执行指令的一种或多种机器可读介质，当由一个或多个机器(如计算机、计算机的网络或其他电子装置)执行这些机器可执行指令时，这些机器可执行指令可以使一个或多个机器执行根据本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(CD盘只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适用于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)，借助于在载波或其他传播介质中具体化和/或由载波或其他传播介质调制的一个或多个数据信号来将程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户机)。

图15展示了根据一个实施例的图形命令解析机制1410。在一个实施例中，命令解析器1410可以包括用于执行与促进计算装置(如图14的计算装置1400)处的图形命令流中的嵌套命令缓冲器有关的各种任务的任何数量和类型的部件。例如，并且在一个实施例中，命令解析器1410可以包括(但不限于)：存储和容纳逻辑1501；动态移动和递增逻辑1503；栈逻辑1505；获取和编码/解码逻辑1507；执行逻辑1509；以及通信/兼容性逻辑1511。

可以设想，可以在GPU(如图14的GPU 1414)处快速执行各种通用操作，这可以减少对CPU(如图14的CPU 1412)执行这种操作的负担。然而，可以进一步设想，GPU的命令缓冲器和命令行驶器不被设计为在GPU与CPU之间有效地进行命令传送，并且因此，GPU通常使用存储器存储装置和与CPU分开的高速缓存资源。进一步已知的是，通用图形处理单元(GPGPU)可以采用能够使用命令缓冲器通过对环形缓冲器中的命令进行编程(例如，对环形缓冲器中的MI-BATCH_BUFFER_START命令进行编程)将工作负载分派给GPU的驱动器软件。典型地，GPGPU驱动器等待先前分派的命令缓冲器执行在可以估计出其输出之前完成，并且可以判定是执行还是跳过后续的非独立命令缓冲器。

在一个实施例中，并且如随后在图16A中示出的，命令解析器1410提供用于将命令缓冲器嵌套到第N级和每个级别处的批处理缓冲器的链接，以便在遍历嵌套批处理缓冲器的同时遇到下一级批处理缓冲器时将当前批处理缓冲器执行指针(指针和状态)(如图16B所示)保存到栈上。此外，在完成执行第N级批处理缓冲器(或遇到批处理缓冲器结束)时，由栈恢复第N-1批处理缓冲器执行指针。为了实现这一点，在一个实施例中，命令解析器1410提供了用于在移动到下一级批处理缓冲器时如由存储和容纳逻辑1501所促进的存储当前批处理缓冲器执行指针和状态的存储空间。

例如，并且在一个实施例中，如由存储和容纳逻辑1501所促进的，为了支持图16A和图16B的第N级嵌套，提供了N-1个位置的存储以容纳对应于N-l个下一级批处理缓冲器的批处理缓冲器执行指针和状态。例如，硬件可以在管芯栈上实现，以便在命令解析器1410遍历嵌套批处理缓冲器时存储和检索批处理缓冲器执行指针和状态。例如，硬件管芯上栈实施方式可以是8深度(8deep)和存储器支持的，其中，超过8个级别的嵌套可能导致到存储器的栈溢出填充。在一些实施例中，存储器可以由例如用于栈溢出填充目的的相关软件提前设置。此外，例如，可以在栈(如图16B的栈1661)外部实现活动的(如工作和/或当前执行的)处理缓冲器指针和状态的基于硬件的存储，从而活动指针进行如由命令解析器1410的动态移动和递增逻辑1503促进的动态和友好的移动和实现。

在一个实施例中，栈逻辑1503可以与动态移动和递增逻辑1503一起工作，以操控栈、包括其栈指针(如图16的栈1661和栈指针1663)，以执行任何数量的进程(如图17的进程)以促进和支持第N级嵌套批后缓冲器。例如，如将参考图17进一步描述的，栈逻辑1503可以用于执行与栈相关的任何数量的处理，诸如推送到栈(例如，框1707)、弹出(POPing)栈以进行更新(例如，框1725)、检查以判定栈是空还是满(例如，框1723)等。

此外，在一个实施例中，命令解析器1410进一步包括获取和编码/解码逻辑1507以及用于执行如参考图17进一步描述的附加进程的执行逻辑1509，例如获取和编码/解码逻辑1507可以用于从地址获取命令(例如，框1711)、对命令进行解码(例如，框1713)等。类似地，执行逻辑1509可以用于执行任何数量的执行进程，例如执行命令(例如，框1721)等。

在一个实施例中，命令解析器1410可以由计算装置(如图14的计算装置1400)托管，其中，计算装置可以包括与命令解析器1410进行通信的任何数量和类型的其他组件，例如(但不限于)：具有捕获/感测部件(例如，相机等)的I/O源1408以及输出部件(如显示装置、显示屏、遥现显示区、遥现投影机、遥现微型投影机等)等。所述计算装置可以与一个或多个存储库或数据库进行通信，以存储和维护任何数量和类型的数据(例如，实时数据、历史内容、元数据、资源、策略、标准、规则和规定、升级等)。类似地，如上所述，计算装置可以通过网络或通信介质(如云网络、因特网、内联网、物联网(“IoT”)、接近网络(proximitynetwork)、蓝牙等)与任何数量和类型的其他计算装置进行通信。可以设想，实施例不限于任何特定数量或类型的通信介质或网络。

在一些实施例中，计算装置可以进一步包括具有任何数量和类型的捕获/感测装置的捕获/感测部件，例如一个或多个发送和/或捕获装置(例如，相机(例如，三维(3D)相机等)、麦克风、振动部件、触觉部件、电导元件、生物特征传感器、化学检测器、信号检测器、脑电图、功能近红外光谱、波检测器、力传感器(例如，加速度计)、照明器等)，所述捕获/感测部件可以用于捕获任何数量和类型的视觉数据(例如图像(例如，照片、视频、电影、音频/视频流等))和非视觉数据(例如音频流(例如，声音、噪声、振动、超声波等)、无线电波(例如，无线信号，诸如具有数据、元数据、符号等的无线信号))、化学变化或特性(例如，湿度、体温等)、生物特征读数(例如，图形打印等)、脑电波，脑循环、环境/天气状况、地图等。可以设想，贯穿本文件，可以互换地引用“传感器”和“检测器”。可以进一步设想，一个或多个捕获/感测部件可以进一步包括用于捕获和/或感测数据的一个或多个支持或补充装置，例如照明器(例如，红外(IR)照明器)、灯具、发电机、隔音器等。

可以进一步设想，在一个实施例中，捕获/感测部件可以进一步包括用于感测或检测任何数量和类型的情境(例如，估计涉及移动计算装置的水平线、线性加速度等)的任何数量和类型的感测装置或传感器(例如，线性加速度计)。例如，捕获/感测部件可以包括任何数量和类型的传感器，例如(不受限制)：加速度计(例如，用于测量线性加速度的线性加速度计等)；惯性装置(例如，惯性加速度计、惯性陀螺仪、微机电系统(MEMS)陀螺仪、惯性导航仪等)；用于研究和测量由重力引起的重力加速度变化的重力梯度仪等。

例如，捕获/感测部件可以进一步包括(不限于)：音频/视觉装置(例如，相机、麦克风、扬声器等)；情境感知传感器(例如，温度传感器、与音频/视觉装置的一个或多个相机一起工作的面部表情和特征测量传感器、环境传感器(如用于感测背景颜色、光等)、生物特征传感器(如用于检测指纹等)、日历维护和阅读装置等)；全球定位系统(GPS)传感器；资源请求器；以及可信执行环境(TEE)逻辑。TEE逻辑可以分开地使用或者作为资源请求器和/或I/O子系统的一部分等。捕获/感测部件可以进一步包括语音识别装置、照片识别装置、面部和其他身体识别部件、语音至文本转换部件等。

计算装置可以进一步包括与一个或多个捕获/感测部件进行通信的一个或多个输出部件，以促进漂浮在空中的真实3D虚拟图像、2D图像的显示，声音的播放或可视化，指纹的显示可视化，触摸、嗅觉和/或其他感觉相关的体验的呈现可视化等。例如，输出部件可以包括一个或多个显示器或遥现投影机，以投射能够在空中浮动同时具有现实生活图像的深度的现实且真实的3D虚拟图像。此外，例如，并且在一个实施例中，输出部件可以包括(但不限于)以下各项中的一项或多项：光源、显示装置和/或屏幕(例如，二维(2D)显示器、3D显示器等)、音频扬声器、触觉部件、电导元件、骨传导扬声器、嗅觉或气味视觉和/或非视觉呈现装置、触觉或触摸视觉和/或非视觉呈现装置、动画显示装置、生物特征显示装置、X射线显示装置等。

通信/兼容性逻辑1511可以用于促进图14的计算装置1400与任何数量和类型的其他计算装置(如移动计算装置、台式计算机、服务器计算装置等)、处理装置(如中央处理单元(CPU)、图形处理单元(GPU)等)、图像捕获装置(如相机)、显示元件(如显示部件、显示装置、显示屏幕等)、用户/情境感知部件和/或标识/验证传感器/装置(如生物特征传感器/检测器、扫描器等)、存储器或存储装置、数据库和/或数据源(如数据存储装置、硬盘驱动器、固态驱动器、硬盘、存储器卡或设备、存储器电路等)、网络(例如，云网络、因特网、内联网、蜂窝网络、接近网络，如蓝牙、低功耗蓝牙(BLE)、智能蓝牙、Wi-Fi接近、射频识别(RFID)、近场通信(NFC)、体域网(BAN)等)、无线或有线通信和相关协议(例如，WiMAX、以太网等)、连通性和位置管理技术、软件应用/网站(例如，诸如 等社交和/或商业联网网站，商业应用，游戏和其他娱乐应用等)、编程语言等之间的动态通信和兼容性，同时确保与不断变化的技术、参数、协议、标准等的兼容性。

贯穿本文件，诸如“逻辑”、“部件”、“模块”、“框架”、“引擎”等术语可以互换地引用，并且包括例如软件、硬件、和/或软件和硬件的任何组合(如固件)。此外，使用的任何特定品牌、单词、术语、短语、名称和/或首字母缩略词(例如“GPU”、“GPU域”、“CPU”、“CPU域”、“GPGPU”、“命令缓冲器”、“批处理缓冲器”、“嵌套”、“嵌套级别”、“第N级”、“环形缓冲器”、“指令”、“栈”、“栈指针”等)不应被阅读成将实施例限于携带本文件之外的产品或文献标签的软件或装置。

可以设想，任何数量和类型的部件可以被添加到命令解析器1410和/或从其中去除，以促成包括添加、去除、和/或加强某些特征的各种实施例。为了简化、清晰和易于理解命令解析器1410，在此没有示出或讨论许多标准和/或已知的部件(例如计算装置的标准和/或已知的部件)。可以设想，如本文所述的实施例不限于任何特定的技术、拓扑、系统、架构、和/或标准，并且足够动态地采用并适配未来的任何变化。

图16A展示了根据一个实施例的用于第N级的批处理缓冲器1611、1621、1631、1641的嵌套1600的架构。首先，参考图1-15已经讨论过的许多部件和进程可能在下文中不再描述或重复。在一个实施例中，所示的架构可以包括用于嵌套1600的硬件架构。此外，所示的嵌套1600被示出为包括四个级别的批处理缓冲器1611、1621、1631、1641；然而，可以设想，实施例不受如此限制，并且在一个实施例中，第N级的批处理缓冲器1651指示嵌套1600中可以包括无限级别(多于或少于四个级别)的批处理缓冲器，并且为了简洁、清晰和易于理解，在此仅示出了这四个级别的批处理缓冲器1611、1621、1631、1641。

如上所述，图13的常规技术仅限于两个级别的批处理缓冲器，包括在第一级别处的强制且有限的链接。在一个实施例中，图14的命令解析器1410促进并提供了支持到第N级1651的命令缓冲器的嵌套1600的新颖硬件构架，允许在每个级别1611、1621、1631、1641、1651处的批处理缓冲器的链接1612、1622、1632、1642、1652。这种用于嵌套1600的新颖技术支持第N级嵌套批处理缓冲器1611、1621、1631、1641、1651，以便在遇到来自当前执行的后缓冲器的命令流的嵌套批处理缓冲器开始(BBS)命令1603、1613A、1613B、1623、1633、1643、1653时将当前批处理缓冲器执行指针(例如，指针和状态)保存到栈(如图16B的栈1661)上。此外，在完成时，例如在遇到执行第N级批处理缓冲器1651的批处理缓冲器结束(BBE)命令1617、1627、1637、1647、1657时，在遇到BBE命令1657时，从所述栈恢复第N-1批处理缓冲器执行指针。

如前所述，为了在处理中实现所述阶段和频率，图14的命令解析器1410可以促进对现有存储装置的软件支持的硬件修改，以允许在移动到下一级批处理缓冲器(例如从第N级批处理缓冲器1651到如由链1652支持和链结的第N-1级批处理缓冲器(如第四级批处理缓冲器1641))时存储当前批处理缓冲器执行指针和状态。此外，在一个实施例中，图14的命令解析器1410通过使具有N个位置的存储装置容纳对应于N个级别的嵌套批处理缓冲器1611、1621、1631、1641、1651的批处理缓冲器执行指针和状态来促进硬件支持第N级嵌套1600，在图14的命令解析器1410遍历嵌套批处理缓冲器1611、1621、1631、1641、1651时通过实现管芯上栈来存储和检索任何批处理缓冲器执行指针和状态。

在一个实施例中，可以在栈(如图16B的栈1661)外部实现活动的(工作和/或当前执行的)处理缓冲器指针和状态的存储。可以设想，活动指针可以在每次解析时递增，并且在硬件中实现的栈可以是第N-1级深度，以支持到第N级的批处理缓冲器1611、1621、1631、1641、1651的嵌套，例如嵌套1600。在一个实施例中，嵌套批处理缓冲器1611、1621、1631、1641、1651进一步示出为包括下一级(NXT)BBS命令(如NXT：B 1615、NXT：C 1625、NXT：D1635和NXT：E 1645)以及处理指令(如INST-P 1619、INST-Q 1629、INST-R1639和INST-S1649)。

现在参考图16B，其示出了根据一个实施例的栈1661。如参考图16A所讨论的，各种嵌套批处理缓冲器可以包括对应于栈1661的处理指令1619、1629、1639、1649，例如栈1661被示出为包括多个值1671、1673、1675，而第四级批处理缓冲器1641包括处理指令INST-S1649。换句话说，如图所示，当第四级批处理缓冲器1641包括处理指令INST-S 1649时，栈1661中的各个值可以包括：对应于第一级批处理缓冲器1611的ADDR->INST-P，状态1671；对应于第二级批处理缓冲器1621的ADDR->INST-Q，状态1673；以及对应于第三级批处理缓冲器1631的ADDR->INST-R，状态1675，其中，栈指针1663被示出为指向对应于第三级处理缓冲器1631的ADDR->INST-R，状态1675的最后条目值。

此外，栈1661的顶部条目(如STACK_EMPTY标记1665)被示出为空，使得在第五级批处理缓冲器(未示出)的处理指令被触发时，条目值1671可以向上移动到空条目标记1665，值1673、1673的其余部分也可以向上移动，同时例如，栈指针可以指向对应于第四级批处理缓冲器1641的INST-S 1649的地址条目等等。

图17展示了根据一个实施例的用于第N级嵌套批处理缓冲器的批处理缓冲器处理的方法1700。方法1700可以由处理逻辑执行，所述处理逻辑可以包括硬件(例如，电路系统、专用逻辑、可编程逻辑等)、软件(比如，在处理设备上运行的指令)或其组合。在一个实施例中，方法1700可以由图14和图15的命令解析器1410来执行。为了简洁和清晰的呈现，方法1700的进程以线性顺序示出；然而，可以设想，任何数量的进程可以并行地、异步地或以不同的顺序执行。为了简明起见，此后可以不讨论或重复参考前述图1至图16B而讨论的细节中的许多细节。

方法1700从框1701开始，并且在框1703处继续处理诸如MI_BATCH_BUFFER_START命令的的命令。在框1705处，作出关于处理命令中的下一级是否被设置并且是否有效的判定，例如是否在MI_BATCH_BUFFER_START命令中设置了BB_NEXT_LEVEL并且是否设置了BB_VALID？若是，则在框1707处，将对应的地址(如BB_START_ADDR)推送到栈和相关状态。若否，则在框1709处，新的批处理缓冲器起始地址被采样到BB_START_ADDR并且被设置为BB_VALID。在框1711处，从BB_START_ADDR获取命令，并且所述进程在框1713处继续对所获取的命令进行解码。

在框1715处，BB_START_ADDR递增到下一命令，并且在框1717处，作出关于下一个命令是否为批处理开始命令的判定。若是，则所述进程返回到并在框1703处继续。若否，则在框1719处，作出关于下一个命令是否为批处理结束命令的另一判定。若否，则在框1721处执行所述命令。若是，则在框1723处，作出关于栈是否为空的另一判定。若否，则在框1725处，弹出栈以更新BB_START_ADDR和相关状态，并且随后，在框1727处，所述进程继续在框1711处从BB_START_ADDR获取命令。若是，则所述进程继续重置BB_VALID，然后在框1729处结束所述进程。

图18展示了根据一个实施例的用于图16A的批处理缓冲器的第N级嵌套的架构1800。首先，参考图1-17已经讨论过的许多部件和进程可能在下文中不再描述或重复。在一个实施例中，所示出的架构1800可以包括允许和支持如图16A所示的附加级别的嵌套批处理缓冲器的软件架构或设置。所示实施例提供了在环形缓冲器1801处的执行列表，其中，列表包括命令列表L1 1803(具有L1-A 1805和L1-B 1807)和簇列表L2 1813(L2-A 1815和L2-B 1817)。此外，簇可以使用状态列表L3 1823来使用状态设置，所述状态列表可以被收集在诸如流水线选择对象(PipelineSelectObect：PSO)1825的结构中。

在一个实施例中，可以创建类似于具有绘制命令等的即时情境的命令列表L1，并且类似地，簇列表L2也可以在加载时生成，其中，簇列表L2可以包括一小组应用编程接口(API)命令，这些命令将在稍后的时间点便宜地执行。此外，簇可以使用状态设置(例如，如何光栅化、混合等)，所述状态设置可以被收集在诸如PSO的结构中，其中，可以在渲染过程中调用PSO来改变状态。

对“一个实施例”、“实施例”、“示例实施例”、“各种实施例”等的引用指示：如此描述的(多个)实施例可以包括特定特征、结构或特性，但并非每一个实施例必定包括这些特定的特征、结构或特性。进一步，一些实施例可具有针对其他实施例所描述的特征的一部分、全部、或不具有任何所述特征。

在以上说明书中，已经参照特定示例性实施例描述了实施例。然而，在不偏离所附权利要求中阐述的实施例的更广精神和范围的情况下，将显然的是可对其进行各种修改和改变。因此，说明书和附图要以说明性而非限制性的含义来看待。

在以下说明书和权利要求书中，可以使用术语“耦合”及其衍生词。“耦合”用于指示两个或更多个元件彼此协作或相互作用，但是它们之间可以具有或不具有中间物理或电学组件。

如权利要求书中所使用的，除非另有说明，否则使用序数形容词“第一”、“第二”、“第三”等来描述公共元件，仅指示类似元件的不同实例被提及，并不意图暗示如此描述的元素必须在给定的序列，无论是时间、空间、等级或以任何其他方式。

下列条款和/或示例涉及进一步的实施例或示例。可在一个或多个实施例中的任何地方使用在示例中的细节。能以不同方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，如，方法；用于执行方法的动作的装置；包括指令的至少一种机器可读介质，所述指令当由机器执行时使机器执行方法或装置的动作；或用于促进根据本文中所述的实施例和示例的混合式通信的设备或系统。

一些实施例涉及示例1，所述示例包括一种用于促进计算装置处的批处理缓冲器的多级嵌套的设备，所述设备包括：多个批处理缓冲器，与计算装置的图形处理器相关联；命令解析器的存储和容纳逻辑，用于促进硬件扩展以容纳所述多个批处理缓冲器来参与多级嵌套；所述命令解析器的栈逻辑，用于促进所述多个批处理缓冲器的所述多级嵌套，其中，所述多级嵌套遍布于与所述多个批处理缓冲器相关联的多个级别，其中，所述多个级别包括与所述多个批处理缓冲器中的多于两个批处理缓冲器相关联的多于两个的嵌套级别。

示例2包括如示例1所述的主题，其中，所述多个级别的范围为从与所述多个批处理缓冲器中的第一批处理缓冲器相关联的第一级到与所述多个批处理缓冲器中的第N批处理缓冲器相关联的第N级。

示例3包括如示例1所述的主题，其中，所述多个批处理缓冲器中的每个批处理缓冲器包括经由所述图形处理器可执行的一条或多条处理指令。

示例4包括如示例1所述的主题，其中，所述栈逻辑进一步用于促进所述多个批处理缓冲器在所述多个级别中的每个级别处的链接，其中，在所述多个级别中的每个级别处促进所述多个批处理缓冲器的所述嵌套。

示例5包括如示例4所述的主题，其中，所述栈逻辑进一步用于：在遇到来自当前执行的批处理缓冲器的命令流的开始命令时，将当前批处理缓冲器执行指针保存在栈上，其中，所述开始命令包括嵌套的批处理缓冲器开始命令。

示例6包括如示例5所述的主题，其中，所述栈逻辑进一步用于在完成所述第N批处理缓冲器的执行时从所述栈恢复第N-1批处理缓冲器执行指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈指针能够通过软件逻辑被编辑，以控制正向和反向遍历来动态地覆写硬件流。

示例7包括如示例5所述的主题，其中，所述栈包括以下各项中的一项或多项：管芯上栈和具有溢出填充的存储器支持的栈。

一些实施例涉及示例8，所述示例包括一种用于促进计算装置处的批处理缓冲器的多级嵌套的方法，所述方法包括：促进硬件扩展以容纳多个批处理缓冲器来参与多级嵌套，其中，所述多个批处理缓冲器与计算装置的图形处理器相关联；以及促进所述多个批处理缓冲器的所述多级嵌套，其中，所述多级嵌套遍布于与所述多个批处理缓冲器相关联的多个级别，其中，所述多个级别包括与所述多个批处理缓冲器中的多于两个批处理缓冲器相关联的多于两个的嵌套级别。

示例9包括如示例8所述的主题，其中，所述多个级别的范围为从与所述多个批处理缓冲器中的第一批处理缓冲器相关联的第一级到与所述多个批处理缓冲器中的第N批处理缓冲器相关联的第N级。

示例10包括如示例8所述的主题，其中，所述多个批处理缓冲器中的每个批处理缓冲器包括经由所述图形处理器可执行的一条或多条处理指令。

示例11包括如示例8所述的主题，进一步包括促进所述多个批处理缓冲器在所述多个级别中的每个级别处的链接，其中，在所述多个级别中的每个级别处促进所述多个批处理缓冲器的所述嵌套。

示例12包括如示例11所述的主题，进一步包括在遇到来自当前执行的批处理缓冲器的命令流的开始命令时，将当前批处理缓冲器执行指针保存在栈上，其中，所述开始命令包括嵌套的批处理缓冲器开始命令。

示例13包括如示例12所述的主题，进一步包括在完成所述第N批处理缓冲器的执行时从所述栈恢复第N-1批处理缓冲器执行指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈指针能够通过软件逻辑被编辑，以控制正向和反向遍历来动态地覆写硬件流。

示例14包括如示例12所述的主题，其中，所述栈包括以下各项中的一项或多项：管芯上栈和具有溢出填充的存储器支持的栈。

示例15包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述多条指令当在计算装置上执行时实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例16包括至少一种非瞬态或有形机器可读介质，所述至少一种非瞬态或有形机器可读介质包括多条指令，所述多条指令当在计算装置上执行时实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例17包括一种系统，所述系统包括布置成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的装置的机构。

示例18包括一种设备，所述设备包括用于执行如任一前述权利要求所述的方法的装置。

示例19包括一种计算装置，所述计算装置布置成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例20包括一种通信装置，所述通信装置布置成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

一些实施例涉及示例21，所述示例包括一种系统，所述系统包括具有指令的存储装置、以及用于执行所述指令以促进机制执行一项或多项操作的处理器，所述一项或多项操作包括：促进硬件扩展以容纳多个批处理缓冲器来参与多级嵌套，其中，所述多个批处理缓冲器与计算装置的图形处理器相关联；以及促进所述多个批处理缓冲器的所述多级嵌套，其中，所述多级嵌套遍布于与所述多个批处理缓冲器相关联的多个级别，其中，所述多个级别包括与所述多个批处理缓冲器中的多于两个批处理缓冲器相关联的多于两个的嵌套级别。

示例22包括如示例21所述的主题，其中，所述多个级别的范围为从与所述多个批处理缓冲器中的第一批处理缓冲器相关联的第一级到与所述多个批处理缓冲器中的第N批处理缓冲器相关联的第N级。

示例23包括如示例21所述的主题，其中，所述多个批处理缓冲器中的每个批处理缓冲器包括经由所述图形处理器可执行的一条或多条处理指令。

示例24包括如示例21所述的主题，其中，所述一项或多项操作包括促进所述多个批处理缓冲器在所述多个级别中的每个级别处的链接，其中，在所述多个级别中的每个级别处促进所述多个批处理缓冲器的所述嵌套。

示例25包括如示例24所述的主题，其中，所述一项或多项操作包括：在遇到来自当前执行的批处理缓冲器的命令流的开始命令时，将当前批处理缓冲器执行指针保存在栈上，其中，所述开始命令包括嵌套的批处理缓冲器开始命令。

示例26包括如示例25所述的主题，其中，所述一项或多项操作包括：在完成所述第N批处理缓冲器的执行时，从所述栈恢复第N-1批处理缓冲器执行指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈指针能够通过软件逻辑被编辑，以控制正向和反向遍历来动态地覆写硬件流。

示例27包括如示例25所述的主题，其中，所述栈包括以下各项中的一项或多项：管芯上栈和具有溢出填充的存储器支持的栈。

一些实施例涉及示例28，所述示例包括一种设备，所述设备包括：用于促进硬件扩展以容纳多个批处理缓冲器来参与多级嵌套的装置，其中，所述多个批处理缓冲器与计算装置的图形处理器相关联；以及用于促进所述多个批处理缓冲器的所述多级嵌套的装置，其中，所述多级嵌套遍布于与所述多个批处理缓冲器相关联的多个级别，其中，所述多个级别包括与所述多个批处理缓冲器中的多于两个批处理缓冲器相关联的多于两个的嵌套级别。

示例29包括如示例28所述的主题，其中，所述多个级别的范围为从与所述多个批处理缓冲器中的第一批处理缓冲器相关联的第一级到与所述多个批处理缓冲器中的第N批处理缓冲器相关联的第N级。

示例30包括如示例28所述的主题，其中，所述多个批处理缓冲器中的每个批处理缓冲器包括经由所述图形处理器可执行的一条或多条处理指令。

示例31包括如示例28所述的主题，进一步包括用于促进所述多个批处理缓冲器在所述多个级别中的每个级别处的链接的装置，其中，在所述多个级别中的每个级别处促进所述多个批处理缓冲器的所述嵌套。

示例32包括如示例31所述的主题，进一步包括：用于在遇到来自当前执行的批处理缓冲器的命令流的开始命令时将当前批处理缓冲器执行指针保存在栈上的装置，其中，所述开始命令包括嵌套的批处理缓冲器开始命令。

示例33包括如示例32所述的主题，进一步包括：用于在完成所述第N批处理缓冲器的执行时从所述栈恢复第N-1批处理缓冲器执行指针的装置，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈指针能够通过软件逻辑被编辑，以控制正向和反向遍历来动态地覆写硬件流。

示例34包括如示例32所述的主题，其中，所述栈包括以下各项中的一项或多项：管芯上栈和具有溢出填充的存储器支持的栈。

示例35包括至少一种非瞬态或有形机器可读介质，所述至少一种非瞬态或有形机器可读介质包括多条指令，所述多条指令当在计算装置上执行时实施或执行如权利要求和示例11-20中任一项所述的方法。

示例36包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述多条指令当在计算装置上执行时实施或执行如权利要求和示例8-14中任一项所述的方法。

示例37包括一种系统，所述系统包括用于实施或执行如权利要求和示例8-14中任一项所述的方法的机构。

示例38包括一种设备，所述设备包括用于执行如权利要求和示例8-14中任一项所述的方法的装置。

示例39包括一种计算装置，所述计算装置布置成用于实施或执行如权利要求和示例8-14中任一项所述的方法。

示例40包括一种通信装置，所述通信装置布置成用于实施或执行如权利要求和示例8-14中任一项所述的方法。

附图和上述描述给出了实施例的示例。本领域技术人员将理解，所描述的元件中的一个或多个可以被良好地组合成单个功能元件。可替代地，某些元件可以分成多个功能元件。来自一个实施例的元件可以被添加到另一个实施例中。例如，本文中所描述的进程的顺序可以改变并且不限于本文中所描述的方式。而且，任何流程图的所述动作无需以示出的顺序被实现；也不一定必须执行所述动作的全部。并且，不依赖于其他动作的那些动作可以与其他动作并行地执行。实施例的范围决不限于这些特定示例。无论是否在说明书中明确给出，如材料的结构、尺寸和用途上的差异等许多变化都是可能的。实施例的范围至少与以下权利要求书给出范围一样宽。

Claims (19)

1.一种用于促进计算装置处的批处理缓冲器的多级嵌套的设备，所述设备包括：

多个批处理缓冲器，与计算装置的图形处理器相关联；

命令解析器的存储和容纳逻辑，用于促进硬件扩展以容纳所述多个批处理缓冲器来参与多级嵌套；以及

所述命令解析器的栈逻辑，用于促进所述多个批处理缓冲器的所述多级嵌套，其中，所述多级嵌套遍布于与所述多个批处理缓冲器相关联的多个级别，其中，所述多个级别包括与所述多个批处理缓冲器中的多于两个批处理缓冲器相关联的多于两个的嵌套级别。

2.如权利要求1所述的设备，其中，所述多个级别的范围为从与所述多个批处理缓冲器中的第一批处理缓冲器相关联的第一级到与所述多个批处理缓冲器中的第N批处理缓冲器相关联的第N级。

3.如权利要求1或2所述的设备，其中，所述多个批处理缓冲器中的每个批处理缓冲器包括经由所述图形处理器可执行的一条或多条处理指令。

4.如权利要求1所述的设备，其中，所述栈逻辑进一步用于促进所述多个批处理缓冲器在所述多个级别中的每个级别处的链接，其中，在所述多个级别中的每个级别处促进所述多个批处理缓冲器的所述嵌套。

5.如权利要求1或4所述的设备，其中，所述栈逻辑进一步用于：在遇到来自当前执行的批处理缓冲器的命令流的开始命令时，将当前批处理缓冲器执行指针保存在栈上，其中，所述开始命令包括嵌套的批处理缓冲器开始命令。

6.如权利要求5所述的设备，其中，所述栈逻辑进一步用于：在完成所述第N批处理缓冲器的执行时，从所述栈恢复第N-1批处理缓冲器执行指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈指针能够通过软件逻辑被编辑，以控制正向和反向遍历来动态地覆写硬件流。

7.如权利要求5所述的设备，其中，所述栈包括以下各项中的一项或多项：管芯上栈和具有溢出填充的存储器支持的栈。

8.一种用于促进计算装置处的批处理缓冲器的多级嵌套的方法，所述方法包括：

促进硬件扩展以容纳多个批处理缓冲器来参与多级嵌套，其中，所述多个批处理缓冲器与计算装置的图形处理器相关联；以及

促进所述多个批处理缓冲器的所述多级嵌套，其中，所述多级嵌套遍布于与所述多个批处理缓冲器相关联的多个级别，其中，所述多个级别包括与所述多个批处理缓冲器中的多于两个批处理缓冲器相关联的多于两个的嵌套级别。

9.如权利要求8所述的方法，其中，所述多个级别的范围为从与所述多个批处理缓冲器中的第一批处理缓冲器相关联的第一级到与所述多个批处理缓冲器中的第N批处理缓冲器相关联的第N级。

10.如权利要求8所述的方法，其中，所述多个批处理缓冲器中的每个批处理缓冲器包括经由所述图形处理器可执行的一条或多条处理指令。

11.如权利要求8所述的方法，进一步包括：促进所述多个批处理缓冲器在所述多个级别中的每个级别处的链接，其中，在所述多个级别中的每个级别处促进所述多个批处理缓冲器的所述嵌套。

12.如权利要求11所述的方法，进一步包括：在遇到来自当前执行的批处理缓冲器的命令流的开始命令时，将当前批处理缓冲器执行指针保存在栈上，其中，所述开始命令包括嵌套的批处理缓冲器开始命令。

13.如权利要求12所述的方法，进一步包括：在完成所述第N批处理缓冲器的执行时，从所述栈恢复第N-1批处理缓冲器执行指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈包括用于指向所述一条或多条处理指令的栈指针，其中，所述栈指针能够通过软件逻辑被编辑，以控制正向和反向遍历来动态地覆写硬件流。

14.如权利要求12所述的方法，其中，所述栈包括以下各项中的一项或多项：管芯上栈和具有溢出填充的存储器支持的栈。

15.至少一种机器可读介质，包括多条指令，所述多条指令当在计算装置上执行时实施或执行如权利要求9至17中任一项所述的方法。

16.一种系统，包括用于实施或执行如权利要求9至17中的任一项所述的方法的机构。

17.一种设备，包括用于执行如权利要求9至17中任一项所述的方法的装置。

18.一种计算装置，布置成用于实施或执行如权利要求9至17中的任一项所述的方法。

19.一种通信装置，布置成用于实施或执行如权利要求9至17中的任一项所述的方法。