CN107393877A - 制造包括支撑元件的半导体装置的方法和包括支撑元件的半导体装置 - Google Patents

制造包括支撑元件的半导体装置的方法和包括支撑元件的半导体装置 Download PDF

Info

Publication number
CN107393877A
CN107393877A CN201710321166.7A CN201710321166A CN107393877A CN 107393877 A CN107393877 A CN 107393877A CN 201710321166 A CN201710321166 A CN 201710321166A CN 107393877 A CN107393877 A CN 107393877A
Authority
CN
China
Prior art keywords
semiconductor substrate
support component
semiconductor device
main surface
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710321166.7A
Other languages
English (en)
Other versions
CN107393877B (zh
Inventor
O.黑尔蒙德
P.伊尔西格勒
S.施密特
H-J.舒尔策
M.赛德-施密特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN107393877A publication Critical patent/CN107393877A/zh
Application granted granted Critical
Publication of CN107393877B publication Critical patent/CN107393877B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及制造包括支撑元件的半导体装置的方法和包括支撑元件的半导体装置。一种半导体装置(1)在半导体衬底部分(102)中包括功率晶体管(200)。半导体衬底部分(102)包括中心部分(135)和切口(140)，功率晶体管(200)的部件被布置在中心部分(135)中，中心部分(135)具有厚度d。半导体装置(1)还包括：支撑元件(352)，沿水平方向延伸并且设置在中心部分(135)的主表面(110、120)上方。支撑元件(352)在与半导体衬底部分(102)的主表面(110、120)相邻的一侧具有宽度t并且具有高度h，其中垂直于支撑元件的延伸方向测量t，其中0.1 x h ≤ d ≤ 4 x h并且0.1 x h ≤ t ≤ 1.5 x h。

Description

制造包括支撑元件的半导体装置的方法和包括支撑元件的半 导体装置
背景技术
功率装置(例如，MOS功率晶体管)试图实现由Ron x A定义的小的接通电阻，其中A表示晶体管的面积。同时，期望当处于断开状态时的高击穿电压VDS。已提出用于在薄衬底到超薄衬底上制造这些功率晶体管的方案，其中根据采用所述装置所处的电压种类，所述薄衬底到超薄衬底具有小于100 µm(例如，70 µm或更小)的厚度并且甚至具有10–20 µm的厚度。
通常，当制造半导体装置时，通过处理半导体晶片来处理半导体装置的部件。在制造单个装置之后，晶片被隔离成单个芯片。当处理薄衬底或超薄衬底时，可能发生涉及单个芯片的稳定性的问题。
因此，本发明的目的在于提供一种改进的制造半导体装置的方法。本发明的另一目的在于提供一种改进的半导体装置。
以上目的由根据独立权利要求的要求保护的主题实现。在从属权利要求中定义另外的实施例。
发明内容
根据实施例，一种半导体装置在半导体衬底部分中包括功率晶体管，半导体衬底部分包括中心部分和切口。功率晶体管的部件被布置在中心部分中，中心部分具有厚度d。半导体装置还包括设置在中心部分的主表面上方的支撑元件。支撑元件在与半导体衬底部分的主表面相邻的一侧具有最小横向延伸部分t并且具有高度h，其中0.1 x h ≤ d ≤ 4x h并且0.1 x h ≤ t ≤ 1.5 x h。
根据另一实施例，一种制造在半导体衬底部分中包括功率晶体管的半导体装置的方法包括：在半导体衬底部分的中心部分中在半导体衬底的第一主表面中形成功率晶体管的部件。所述方法还包括：此后，将半导体衬底减薄至小于100 µm的厚度；以及此后，在半导体衬底的第二主表面对半导体衬底进行图案化以在半导体衬底部分的中心部分中在第二主表面上方形成沿水平方向延伸的支撑元件。
根据另一实施例，一种制造在半导体衬底部分中包括功率晶体管的半导体装置的方法包括：在半导体衬底部分的中心部分中在半导体衬底的第一主表面中形成功率晶体管的部件。所述方法还包括：将半导体衬底减薄至小于100 µm的厚度d；在半导体衬底的表面上方形成支撑层，支撑层具有厚度h，其中0.1 x h ≤d≤ 4 x h；对支撑层进行图案化以在半导体部分的中心部分中在半导体衬底的表面上方形成支撑元件；以及此后，在支撑层上方形成金属化层。
本领域技术人员将会在阅读下面的详细描述时并且在观看附图时意识到另外的特征和优点。
附图说明
附图被包括以提供对本发明的实施例的进一步理解，并且附图被包括在本说明书中并且构成本说明书的一部分。附图图解本发明的实施例并且与描述一起用于解释原理。将会容易理解本发明的其它实施例和许多预期优点，因为它们通过参照下面的详细描述而变得更好理解。附图的元件未必相对于彼此按照比例绘制。相同标号指定对应的类似部分。
图1A和1B示出根据实施例的半导体装置的垂直剖视图。
图1C和1D示出根据另外的实施例的半导体装置的垂直剖视图。
图1E示出根据实施例的半导体装置的水平剖视图的示例。
图2A至2C示出根据实施例的半导体装置的水平剖视图。
图3A至3D图解根据实施例的制造半导体装置的方法的步骤。
图3E和3F示出根据另一实施例的制造半导体装置的方法的变型。
图4A总结根据实施例的方法。
图4B总结根据另一实施例的方法。
具体实施方式
在下面的详细描述中，参照附图，附图形成该详细描述的一部分并且在附图中作为说明图解可实施本发明的特定实施例。在这个方面，参照正在描述的附图的方位使用方向术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等。由于本发明的实施例的部件能够位于许多不同方位，所以方向术语被用于说明的目的而绝不是限制性的。应该理解，在不脱离由权利要求定义的范围的情况下，可使用其它实施例并且可实现结构或逻辑的改变。
对实施例的描述不是限制性的。特别地，以下描述的实施例的元件可与不同实施例的元件组合。
如本文中所使用，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，所述开放式术语指示陈述的元件或特征的存在，但不排除另外的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外指示。
在下面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可包括任何具有半导体表面的基于半导体的结构。晶片和结构应该被理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和未掺杂半导体、由基底半导体基础支撑的硅的外延层和其它半导体结构。半导体不需要基于硅。半导体也能够是硅锗、锗或砷化镓。根据其它实施例，碳化硅(SiC)或氮化镓(GaN)可形成半导体衬底材料。
如本说明书中所使用的术语“横向”和“水平”旨在描述平行于半导体衬底或半导体主体的第一表面的方位。这能够是例如晶片或管芯的表面。
如本说明书中所使用的术语“垂直”旨在描述布置为垂直于半导体衬底或半导体主体的第一表面的方位。
如本说明书中所采用，术语“耦合”和/或“以电气方式耦合”并不意图表示元件必须直接耦合在一起——中间元件可被提供在“耦合”或“以电气方式耦合”的元件之间。术语“以电气方式连接”旨在描述以电气方式连接在一起的元件之间的低欧姆电气连接。
图1A示出根据实施例的半导体装置的垂直剖视图。图1A中示出的半导体装置1包括形成在具有厚度d的半导体衬底部分(半导体芯片)102中的功率晶体管200。半导体衬底部分102包括中心部分135和切口140。通常，晶体管的部件可被形成在中心部分135中。当将晶片隔离成单个芯片102时，可在切口140中执行所述分离工艺，所述分离工艺可包括例如切片、锯切等。另外，测试结构可被设置在切口140中。
半导体装置1包括支撑元件352，支撑元件352沿水平方向延伸并且被设置在中心部分135的表面上方。根据另外的实施例，半导体装置还可包括设置在切口140中的稳定元件351。
支撑元件352在与半导体衬底的表面120相邻的一侧具有宽度t。宽度t表示支撑元件352的最小横向延伸部分。支撑元件具有高度h，其中下面的关系适用：0.1 x h ≤d≤ 4x h和0.1 x h ≤d≤ 1.5 x h。稳定元件351可具有如以上关系所述的类似高度和类似宽度。
例如，功率晶体管200的部件可被形成在半导体衬底部分102的第一主表面110。功率晶体管200可包括源极区域201，源极区域201可被布置为与第一主表面110相邻。晶体管还包括漏极区域205，漏极区域205可被布置为与第二主表面120相邻。晶体管还可包括栅电极210，栅电极210可借助于栅极介电层211而与相邻的半导体材料绝缘。例如，当合适的栅极电压被施加于栅电极210时，导电反型层可被形成在栅极介电层211和相邻半导体材料之间的界面处，并且电流流动可由栅极电压控制。功率晶体管还可包括漂移区204，漂移区204被布置在栅电极210和漏极区域205之间。图1A中示出的晶体管200还包括源极接触器212。
支撑元件352可被设置为与半导体衬底部分102的第二主表面120相邻，第二主表面120可与第一主表面110相对。根据另外的实施例，支撑元件352可被设置为与第一主表面110相邻。例如，尤其在支撑元件352被设置在第二主表面120的情况下，支撑元件352可包括半导体衬底材料。例如，在这种情况下，可通过相应地对半导体衬底的第二主表面(背面)120进行图案化来形成支撑元件。
根据实施例，支撑元件352和稳定元件351之间的距离k满足下面的关系：t ≤ k≤ 100 x t。
半导体装置1还可包括金属化层300、400。例如，金属化层可被形成，从而支撑元件352被嵌入在金属化层中。术语“嵌入”可意味着：金属化层300的一部分被设置在支撑元件352和可选的稳定元件351的相邻部分之间。另外，金属化层300可被布置在支撑元件352和可选的稳定元件351上方。根据另外的实施例，支撑元件352的一部分可具有在金属化层的表面上方延伸的表面。根据另外的实施例，金属化层300的表面可与支撑元件352的表面平齐。
半导体衬底部分102可具有小于100 µm的厚度，例如50 µm或更小，40 µm或更小，或者甚至小于20或10 µm，例如5或4 µm。例如，半导体衬底部分102的厚度旨在表示半导体衬底部分102的最薄厚度，例如在对半导体衬底进行图案化之后剩下的半导体衬底部分102的厚度。例如，包括蚀刻工艺的图案化工艺可被执行以便定义支撑元件352。例如，半导体衬底部分102的厚度表示第二主表面120和第一主表面110之间的距离。
支撑元件的高度表示支撑元件352的水平表面和支撑元件的底侧之差。例如，在支撑元件与第二主表面120相邻地与半导体衬底部分一体形成的情况下，高度h对应于支撑元件352的水平表面和半导体衬底部分102的第二主表面120之差。
在与半导体衬底的表面相邻的一侧测量支撑元件352的宽度t。如图1B中所图解，支撑元件352可具有锥形形状，其中与在所述锥形形状的顶侧相比，所述锥形形状在底侧具有更大的宽度。在这种情况下，宽度t表示在与半导体衬底部分102的第二主表面120相邻的一侧的宽度，并且还可表示支撑元件352的最大宽度。
根据另外的实施例，支撑元件352还可包括与衬底材料不同的材料。支撑元件352可被布置为与半导体衬底部分102的第一或第二主表面110、120直接接触。
图1B示出这样的实施例：根据所述实施例，支撑元件具有锥形形状。作为结果，支撑元件所需的体积得以减小，同时由于在支撑元件352的底侧的较大宽度而保持机械稳定性。当确定支撑元件352的形状和尺寸时，应该考虑到形成在支撑元件352上方的金属化层的电阻。根据图1B的实施例，稳定性可被优化，并且同时，金属化层的电阻可被优化。如图1B中所图解，在远离半导体衬底部分102的一侧的支撑元件352的横向延伸部分或宽度t1可小于在与半导体衬底部分102相邻的一侧的支撑元件352的宽度t。
图1C示出半导体装置的另一实施例。图1C中示出的部件类似于图1A中示出的那些部件。不同于图1A中示出的实施例，支撑元件352被形成为与第一主表面110相邻，例如形成在与功率晶体管200的部件相邻的一侧。例如，支撑元件352可由不同于半导体材料的材料形成。
图1D示出根据又一实施例的半导体装置的剖视图。根据图1D的实施例，支撑元件352具有锥形形状。如所图解，在远离半导体衬底部分102的一侧的支撑元件352的横向延伸部分或宽度t1可小于在与半导体衬底部分102相邻的一侧的支撑元件352的宽度t。
图1E示出半导体装置的水平剖视图。例如，可获得图1E的剖视图以便与稳定元件351、支撑元件352以及金属化层300、400的一部分相交。
如图1E中所示，稳定元件351可沿着半导体芯片(半导体衬底部分)102的圆周布置，并且可被设置在切口140中。此外，可沿第一方向(例如，X方向)并且沿第二方向(例如，Y方向)延伸的支撑元件352可被设置在半导体芯片102的中心部分135中。
根据实施例，支撑元件352和相邻的另一支撑元件352之间的距离s满足下面的关系：t ≤ s ≤ 100 x t。如图1E中另外所图解，沿第一方向(例如，x方向)测量的支撑元件352和相邻的另一支撑元件352之间的距离s可不同于沿第二方向(例如，y方向)测量的支撑元件352和相邻的另一支撑元件352之间的距离s。另外，沿第一方向测量的支撑元件352和稳定元件351之间的距离k可不同于沿第二方向测量的支撑元件352和稳定元件351之间的距离k。
图2A至2C示出包括支撑元件352的半导体装置1的布局的示例。图2A示出可具有矩形形状或六边形(蜂窝)形状的半导体芯片102的布置的几个示例。稳定元件351可沿着单个芯片102的圆周布置。更详细地讲，稳定元件351可被布置在切口140中。
此外，半导体装置可包括布置在中心部分135中的支撑元件352以便连接稳定元件351的各部分。例如，支撑元件352可沿第一方向或第二方向延伸。根据另外的实现方式，支撑元件352可针对第一和第二方向沿对角线延伸。当半导体芯片102具有蜂窝形状时，支撑元件352可包括第一和第二支撑元件358、359。第一支撑元件358也可形成六边形形状，并且第二支撑元件359可从第一支撑元件358沿径向延伸到布置在切口140中的稳定元件351。
根据图2B的实施例，支撑元件352可包括第一和第二支撑元件361、362。第一支撑元件361可沿第一方向(例如，X方向)延伸。第二支撑元件362可将相邻的第一支撑元件361彼此连接。例如，第二支撑元件362可沿对角线方向或沿第二方向(例如，Y方向)延伸。根据另一实施例，第二支撑元件362可具有波纹或波浪形状以将相邻的第一支撑元件361彼此连接。由于支撑元件352的这种结构，可增加稳定性。
根据图2C的实施例，支撑元件363不与半导体芯片102的切口中的稳定元件351连接。例如，支撑元件363可具有不同形状。例如，支撑元件363可形成闭环或开环，并且可具有任何指示的形状。
根据实施例，半导体衬底部分102的厚度d可小于100 µm，例如小于40 µm或小于25µm或小于20 µm。例如，所述厚度可小于10 µm，例如4 µm。支撑元件352的宽度t可以是5至30µm，例如10至20 µm，例如10至15 µm。在半导体衬底部分102的较薄厚度d的情况下，支撑元件352的宽度t可以较小。例如，0.1 x t ≤ d ≤ 10 x t，更具体地讲，0.2 x t ≤ d ≤ 5x t。支撑元件可具有厚度h，厚度h可大于0.5 x d，例如大于d。作为示例，支撑元件的高度可小于40 µm，例如小于25 µm。例如，0.1 x h ≤d≤ 4 x h和0.1 x h ≤t≤ 1.5 x h。
通常，支撑元件实现可由硅衬底支撑的小的稳固结构。支撑元件可进一步稳定半导体芯片。这在极薄半导体芯片至超薄半导体芯片的情况下可能是有用的。另外，可减少在晶片和芯片级的翘曲的风险，所述翘曲可能发生在前端工艺中以及在后端工艺中，例如发生在执行焊接工艺时。
如图2A至2C中所示，半导体装置还可包括稳定元件351。例如，稳定元件351和支撑元件352可由类似或相同的材料形成，并且通过类似的工艺来形成。例如，半导体衬底的表面或半导体衬底上方的层的图案化可被执行以便同时在切口140中并且在半导体衬底部分102的中心部分135中形成稳定元件351。
半导体装置还可包括金属，所述金属可例如通过电镀和在电镀工艺之后的平面化或通过例如使用金属膏进行沉积来形成。方法的另外的示例包括金属印刷。根据另外的实施例，第一和/或第二主表面可没有金属化层。在这种情况下，在Si薄膜被设置在支撑元件上方的情况下，支撑元件或支撑元件的各部件之间的空间可填充有接触胶水或空气。
根据另外的实施例，支撑元件还可被用作电气有源部件，诸如电阻器、二极管、温度传感器等。例如，这可在支撑元件被设置为与半导体衬底的第一主表面110相邻的情况下实现。例如，支撑元件的表面可例如通过氧化物层而被绝缘，并且合适的掺杂物可被引入到支撑元件中。根据另外的实施例，电气有源部件也可被设置在支撑元件中，所述支撑元件布置在半导体衬底的第二主表面120。在非常精细结构化的支撑元件的情况下，可通过金属化层的横向生长来形成相对厚的金属化层。
根据实施例，对于金属化层300、400的厚度m，下面的关系可适用：0.05 x d ≤ m≤ 10 x d，更具体地讲，0.1 x d ≤ m ≤ 5 x d，并且更具体地讲，0.3 x d ≤ m ≤ 3 xd。例如，金属化层的m厚度可以是1至50 µm，例如2至30 µm。此外，根据另外的实施例，在形成金属化层之前，具有高热导率的材料(诸如例如，CVD金刚石)可被形成在支撑元件的表面上以改善来自芯片的热传递。
根据另外的实施例，不同于硅的材料可被用于形成支撑元件。示例包括SiC或碳。例如，可使用碳，碳具有与硅类似的热性质和类似的弹性模量。根据另外的实施例，支撑元件可包括材料堆，所述材料堆包括与半导体衬底相邻的第一材料和另一材料。例如，第一材料可不同于半导体衬底的材料。层堆的另外的示例可包括Si上GaN或SiC上GaN或碳上SiC。
图3A至3D图解根据实施例的制造半导体装置的方法。
在晶片级执行以下描述的方法。因此，在半导体衬底(半导体晶片)100的第一主表面110中处理单个半导体芯片的部件。根据这个实施例，支撑元件352被形成在半导体衬底的第二主表面120上。将会清楚地理解，所述方法可被稍微修改以在半导体衬底100的第一主表面110上形成支撑元件352。
功率晶体管200的部件被形成在半导体衬底100的第一主表面中。更详细地讲，功率晶体管200的部件被形成在稍后的半导体芯片102的中心部分135中。
此后，隔离沟槽240可被形成在第一主表面110中。隔离沟槽240可被形成在稍后的半导体芯片102的切口140中。隔离沟槽240可被形成以便定义稍后的半导体芯片102。例如，它们可沿第一方向(例如，X方向)和第二方向(例如，Y方向)延伸以定义棋盘图案。根据另外的实施例，它们可被形成以便定义六边形或蜂窝图案。隔离沟槽240被形成至如下深度：所述深度大于将要形成的半导体芯片的厚度。例如，隔离沟槽可具有大于20 µm的深度。另外，金属化层400可被形成在第一主表面110上方。图3A示出所得到的结构的示例。
金属化层400可被图案化以便形成前侧金属化垫410，所述前侧金属化垫410设置在半导体衬底的第一主表面110上方。图3B示出所得到的结构的示例。
此后，半导体衬底100可被安装到合适的载体250以用于处理超薄晶片。例如，载体250可以是玻璃载体或任何其它合适的载体。半导体衬底100可借助于合适的接触材料诸如胶水或环氧树脂260由载体250承载。半导体衬底100被安装到载体250，从而前侧金属化垫410被嵌入在接触材料260中。第一主表面110被设置在与载体250相邻的一侧。图3C示出所得到的结构的示例。
此后，减薄工艺被执行以便从半导体衬底100的背面115减薄衬底材料。减薄工艺的示例包括研磨、化学机械抛光(CMP)或这些工艺的组合。例如，减薄可被执行以便露出隔离沟槽240的底侧。由于半导体衬底100由接触材料260承载的事实，半导体晶片可能不会由于这种减薄工艺而分离。此后，可形成支撑元件352。根据本实施例，可通过合适的蚀刻工艺来形成支撑元件352。
例如，可使用等离子体蚀刻和/或湿法蚀刻来执行蚀刻衬底材料。根据另一实施例，蚀刻工艺可包括这样的方法：蚀刻速度取决于晶体取向。作为结果，可形成具有锥形结构的支撑元件，其中宽度t随着减小与衬底表面的距离而增加。根据另一实施例，不同的蚀刻方法可被组合以便形成这样的支撑元件：所述支撑元件在它的上部具有锥形结构，而下部具有近似不变的宽度t。蚀刻工艺被执行以便获得半导体衬底部分102的目标厚度d。可通过设置对应的蚀刻时间或通过定义蚀刻停止(诸如，蚀刻停止层)来定义蚀刻工艺的结束点。
如上所述，例如，同时，稳定元件351可被形成在切口140中。
此后，金属化层300可被形成在所得到的表面上方。根据实施例，金属化层300可被形成以便嵌入支撑元件352。根据另一实施例，金属化层300可被形成以便与支撑元件352平齐。
图3D示出所得到的结构的示例。在将半导体晶片100隔离成单个芯片102之后，可获得如例如图1A至1D中所示的结构。例如，单个芯片102可具有大于5 mm2的尺寸。在这些相对大的芯片尺寸的情况下，机械稳定性可能变为问题。由于支撑元件352的存在，可增加芯片的稳定性。
根据另一实施例，支撑元件352可被形成在支撑层370中，支撑层370可被形成在第一或第二主表面110、120上方。从图3C中示出的结构开始，以如以上所解释的方式执行减薄工艺。例如，减薄工艺可被执行以获得半导体衬底部分102的目标厚度。由于减薄工艺，可能露出隔离沟槽240的底侧。然后，支撑层370被形成在所得到的表面上方。例如，支撑层370可包括以上描述的用于形成支撑元件352的任何材料。支撑层370可被形成以具有如上所述的厚度h，并且可被形成在半导体衬底100的第二主表面120上。图3E示出所得到的结构的示例。将会容易地理解，所述方法可被修改以便在半导体衬底100的第一主表面110上形成支撑层370。
然后，使用例如光刻方法对支撑层370进行图案化。支撑层370可被图案化以形成支撑元件352。同时，可在半导体衬底部分102的切口中定义稳定元件351。例如，可按照如以上所解释的方式执行蚀刻。可通过设置对应的蚀刻时间或通过定义蚀刻停止(诸如，蚀刻停止层)来定义蚀刻工艺的结束点。
此后，金属化层300可被形成在所得到的表面上方。根据实施例，金属化层300可被形成以便嵌入支撑元件352。根据另一实施例，金属化层300可被形成以便与支撑元件352平齐。
图3F示出所得到的结构的示例。在将半导体晶片100隔离成单个芯片102之后，可获得如例如图1A至1D中所示的结构。例如，单个芯片102可具有大于5 mm2的尺寸。在这些相对大的芯片尺寸的情况下，机械稳定性可能变为问题。由于支撑元件352的存在，可增加芯片的稳定性。
图4A总结根据实施例的制造在半导体衬底部分中包括功率晶体管的半导体装置的方法。如图中所示，所述方法包括：在半导体衬底部分的中心部分中在半导体衬底的第一主表面中形成功率晶体管的部件(S100)，将半导体衬底减薄至小于100 µm的厚度(S110)，以及对半导体衬底的第二主表面进行图案化以在半导体部分的中心部分中在第二主表面上方形成沿水平方向延伸的支撑元件(S120)。
图4B示出根据另一实施例的方法。如所图解，所述方法包括：在半导体衬底部分的中心部分中在半导体衬底的第一主表面中形成功率晶体管的部件(S150)，将半导体衬底减薄至小于100 µm的厚度(S160)，在半导体衬底的表面上方形成支撑层(S170)，以及对支撑层进行图案化以在半导体部分的中心部分中在半导体衬底的表面上方形成沿水平方向延伸的支撑元件(S180)。
虽然已在本文中图解和描述了特定实施例，但本领域普通技术人员将会理解，在不脱离本发明的范围的情况下，各种替代和/或等同实现方式可替换示出和描述的特定实施例。本申请旨在覆盖本文中讨论的特定实施例的任何修改或变化。因此，旨在本发明仅由权利要求及其等同物限制。

Claims (21)

1.一种半导体装置(1)，在半导体衬底部分(102)中包括功率晶体管(200)，半导体衬底部分(102)包括中心部分(135)和切口(140)，功率晶体管(200)的部件被布置在中心部分(135)中，中心部分(135)具有厚度d，半导体装置(1)还包括设置在中心部分(135)的主表面(110、120)上方的支撑元件(352)，支撑元件(352)在与半导体衬底部分(102)的主表面(110、120)相邻的一侧具有最小横向延伸部分t并且具有高度h，其中0.1 x h ≤ d ≤ 4 xh并且0.1 x h ≤ t ≤ 1.5 x h。
2.如权利要求1所述的半导体装置(1)，其中所述支撑元件(352)和相邻的另一支撑元件(352)之间的距离s满足下面的关系：t ≤ s ≤ 100 x t。
3.如权利要求1所述的半导体装置(1)，还包括：稳定元件(351)，布置在切口(140)中并且设置在主表面(110、120)上方。
4.如权利要求3所述的半导体装置(1)，其中所述支撑元件(352)和稳定元件(351)之间的距离k满足下面的关系：t ≤ k ≤ 100 x t。
5.如前面权利要求中任一项所述的半导体装置(1)，还包括：金属化层(300)，支撑元件(352)嵌入在金属化层(300)中。
6.如权利要求5所述的半导体装置(1)，其中所述金属化层(300)的一部分被设置在支撑元件(352)上方。
7.如权利要求5或6所述的半导体装置(1)，其中所述金属化层(300)的厚度m满足下面的关系：0.05 x d ≤ m ≤ 10 x d。
8.如前面权利要求中任一项所述的半导体装置(1)，其中所述支撑元件(352)接触半导体衬底(100)的主表面(110、120)。
9.如前面权利要求中任一项所述的半导体装置(1)，其中所述功率晶体管(200)的源极区域(201)被布置在半导体衬底部分(102)的第一主表面(110)，支撑元件(352)被设置在半导体衬底部分(102)的第二主表面(120)。
10.如前面权利要求中任一项所述的半导体装置(1)，其中所述支撑元件(352)包括半导体衬底材料。
11.如权利要求1至9中任一项所述的半导体装置(1)，其中所述支撑元件(352)包括碳。
12.如前面权利要求中任一项所述的半导体装置(1)，其中所述支撑元件(352)具有锥形形状，在主表面(110、120)的一侧的宽度t大于在远离主表面(110、120)的一侧的宽度。
13.如前面权利要求中任一项所述的半导体装置(1)，其中所述半导体衬底部分(102)的厚度d小于20 µm。
14.一种制造半导体装置的方法，所述半导体装置在半导体衬底部分中包括功率晶体管，所述方法包括：
在半导体衬底部分的中心部分中在半导体衬底的第一主表面中形成功率晶体管的部件(S100)；
此后，将半导体衬底减薄至小于100 µm的厚度(S110)；以及
此后，在半导体衬底的第二主表面对半导体衬底进行图案化以在半导体衬底部分的中心部分中在第二主表面上方形成沿水平方向延伸的支撑元件(S120)。
15.如权利要求14所述的方法，其中执行对第二主表面的图案化以在半导体衬底部分的切口中另外形成稳定元件。
16.如权利要求14所述的方法，其中执行减薄，从而半导体衬底具有厚度d；执行对半导体衬底的图案化，从而支撑元件具有高度h，其中0.1 x h ≤d≤ 4 x h。
17.如权利要求14至16中任一项所述的方法，还包括：在对半导体衬底进行图案化之后在半导体衬底的第二主表面上方形成金属化层。
18.如权利要求14至17中任一项所述的方法，其中对半导体衬底的表面进行图案化包括锥形蚀刻步骤，从而支撑元件的宽度随着减小与第一主表面的距离而增加。
19.一种制造半导体装置的方法，所述半导体装置在半导体衬底部分中包括功率晶体管，所述方法包括：
在半导体衬底部分的中心部分中在半导体衬底的第一主表面中形成功率晶体管的部件(S150)；
将半导体衬底减薄至小于100 µm的厚度d (S160)；
在半导体衬底的表面上方形成支撑层(S170)，支撑层具有厚度h，其中0.1 x h ≤d≤4 x h；
对支撑层进行图案化以在半导体部分的中心部分中在半导体衬底的表面上方形成支撑元件(S180)；以及
此后，在支撑层上方形成金属化层。
20.如权利要求19所述的方法，其中所述支撑层由碳、半导体材料和SiC的群组中的材料制成。
21.如权利要求19或20所述的方法，其中对所述层进行图案化包括锥形蚀刻步骤，从而在与半导体衬底的表面相邻的一侧的支撑层的宽度t大于在远离半导体衬底的表面的一侧的支撑层的宽度。
CN201710321166.7A 2016-05-09 2017-05-09 半导体装置和制造半导体装置的方法 Active CN107393877B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016108500.6A DE102016108500B4 (de) 2016-05-09 2016-05-09 Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Stützelement und eine Halbleitervorrichtung mit einem Stützelement
DE102016108500.6 2016-05-09

Publications (2)

Publication Number Publication Date
CN107393877A true CN107393877A (zh) 2017-11-24
CN107393877B CN107393877B (zh) 2020-03-24

Family

ID=60119341

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710321166.7A Active CN107393877B (zh) 2016-05-09 2017-05-09 半导体装置和制造半导体装置的方法

Country Status (3)

Country Link
US (1) US10199332B2 (zh)
CN (1) CN107393877B (zh)
DE (1) DE102016108500B4 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010004115A1 (en) * 1999-12-15 2001-06-21 Lars-Anders Olofsson Power transistor module, power amplifier and method in the fabrication thereof
US20080242052A1 (en) * 2007-03-30 2008-10-02 Tao Feng Method of forming ultra thin chips of power devices
CN102822942A (zh) * 2010-03-24 2012-12-12 国际商业机器公司 用于3d集成的背侧虚设插塞
US9184112B1 (en) * 2014-12-17 2015-11-10 International Business Machines Corporation Cooling apparatus for an integrated circuit
CN105439075A (zh) * 2014-08-04 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE517455C2 (sv) * 1999-12-15 2002-06-11 Ericsson Telefon Ab L M Effekttransistormodul, effektförstärkare samt förfarande för framställning därav
US6737301B2 (en) * 2000-07-13 2004-05-18 Isothermal Systems Research, Inc. Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods of forming a power transistor
US8124983B2 (en) * 2008-08-28 2012-02-28 Infineon Technologies Ag Power transistor
US9209080B2 (en) 2012-12-14 2015-12-08 Infineon Technologies Ag Semiconductor device comprising a protective structure on a chip backside and method of producing the same
US9893175B2 (en) * 2013-09-30 2018-02-13 Infineon Technologies Austria Ag Integrated circuit with a power transistor and a driver circuit integrated in a common semiconductor body

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010004115A1 (en) * 1999-12-15 2001-06-21 Lars-Anders Olofsson Power transistor module, power amplifier and method in the fabrication thereof
US20080242052A1 (en) * 2007-03-30 2008-10-02 Tao Feng Method of forming ultra thin chips of power devices
CN102822942A (zh) * 2010-03-24 2012-12-12 国际商业机器公司 用于3d集成的背侧虚设插塞
CN105439075A (zh) * 2014-08-04 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置
US9184112B1 (en) * 2014-12-17 2015-11-10 International Business Machines Corporation Cooling apparatus for an integrated circuit

Also Published As

Publication number Publication date
CN107393877B (zh) 2020-03-24
US20170323858A1 (en) 2017-11-09
US10199332B2 (en) 2019-02-05
DE102016108500B4 (de) 2023-12-14
DE102016108500A1 (de) 2017-11-09

Similar Documents

Publication Publication Date Title
JP7550202B2 (ja) 加工基板に集積されているｒｆデバイス
KR100819222B1 (ko) 고온 방열 복합 구조체
US11139290B2 (en) High voltage cascode HEMT device
US10008566B2 (en) Semiconductor device with reduced electrical resistance and capacitance
US20130234207A1 (en) High electron mobility transistor and method of manufacturing the same
US20140042447A1 (en) Method and system for gallium nitride electronic devices using engineered substrates
US10431504B2 (en) Method of manufacturing semiconductor devices by bonding a semiconductor disk on a base substrate, composite wafer and semiconductor device
US9356020B2 (en) Semiconductor arrangement
KR102532814B1 (ko) 종형 전력 디바이스를 위한 방법 및 시스템
CN116364644A (zh) 用于形成薄的绝缘体上半导体soi衬底的方法
KR101767866B1 (ko) 반도체 디바이스에서의 단순화된 전하 균형
US20140141592A1 (en) Method for Stress Reduced Manufacturing Semiconductor Devices
US10505017B2 (en) Semiconductor device and formation thereof
CN106449773A (zh) GaN基肖特基二极管结构及其制作方法
US20130175538A1 (en) Substrate structure, semiconductor device fabricated from the same, and method of fabricating the semiconductor device
CN107393877A (zh) 制造包括支撑元件的半导体装置的方法和包括支撑元件的半导体装置
US11121120B2 (en) Method and system for electronic devices with polycrystalline substrate structure interposer
JP2008507838A (ja) 半導体装置及び半導体装置の製造方法
US10177033B2 (en) Methods for forming a semiconductor device and semiconductor devices
US20200027951A1 (en) Semiconductor structure with insulating substrate and fabricating method thereof
CN110783407B (zh) 集成电路及其制造方法
US20230369476A1 (en) Insulated-gate bipolar transistor (igbt) device with improved thermal conductivity
TW201314742A (zh) 半導體裝置及其製造方法
CN105742337B (zh) 包括隔离结构的半导体器件以及制造半导体器件的方法
CN109585538A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant