CN107294631A - 一种激励器的信号处理方法及激励器 - Google Patents

Abstract

本发明公开一种激励器的信号处理方法及激励器，该方法包括：FPGA接收外围设备输入的信号；所述FPGA将所述信号通过GPMC接口转发至DSP；所述DSP将接收的信号进行调制，并将调制后的信号通过所述GPMC接口发送至所述FPGA；所述FPGA对接收的所述调制后的信号进行变频处理，用以解决现有技术激励器的实现方法难度大、成本高的缺点。

Description

一种激励器的信号处理方法及激励器

技术领域

本发明涉及通信领域，尤其涉及一种激励器的信号处理方法及激励器。

背景技术

中国数字音频广播(China Digital Radio，简称CDR)，是我国自主创新的数字音频广播系统，该系统发送端的主要组成设备有编码器、复用器、卫星调制器、卫星接收机、激励器、发射机等设备，如图1所示。

激励器的作用是将复用器或卫星接收机等业务源设备输出的数据流进行调制、变频后输出给发射机，可见，激励器的实现在该系统中非常关键。一般CDR激励器的实现方案是采用FPGA(现场可编程门阵列)或其它专用芯片对业务数据流进行调制和变频，然后再用ARM(微处理器)或DSP(数字信号处理器)等实现控制功能，主要就是控制人机交互的操作界面。

因为现有的激励器通过专用芯片或者FPGA来实现对业务数据流的调制和变频的方法，对FPGA的性能有较高的要求，意味着软件实现FPGA的调制和变频功能的开发周期较长，而DSP仅仅用于实现控制功能，DSP功能没有得到充分的利用，所以现有技术激励器的实现方法有难度大、成本高的缺点。

发明内容

本发明实施例提供一种激励器的实现方法，用以解决现有技术激励器的实现方法难度大、成本高的缺点。

本发明方法包括一种激励器的信号处理方法，该方法包括：FPGA接收外围设备输入的信号；所述FPGA将所述信号通过通用存储控制器GPMC接口转发至数字信号处理器DSP；所述DSP将接收的信号进行调制，并将调制后的信号通过所述GPMC接口发送至所述FPGA；所述FPGA对接收的所述调制后的信号进行变频处理。

基于同样的发明构思，本发明实施例进一步地提供一种激励器，该设备包括：FPGA，用于接收外围设备输入的信号；将所述信号通过通用存储控制器GPMC接口转发至数字信号处理器DSP；DSP，用于将接收的信号进行调制，并将调制后的信号通过所述GPMC接口发送至所述FPGA；所述FPGA，还用于对接收的所述调制后的信号进行变频处理。

本发明实施例进一步利用激励器实现方案中的低成本的DSP器件实现了现有FPGA的调制功能，即在接收到外围设备输入的信号之后，通过虚拟通信接口将所述信号转发至数据信号处理器DSP进行调制，当DSP完成信号的调制之后，再利用虚拟通信接口从DSP中获取调制后的信号，继续对该调制后的信号进行变频处理，从而实现了激励器调制和变频的作用，可见因为利用低成本的DSP器件实现了该调制功能，所以FPGA就不需要再进行调制功能的软件开发，从而缩短了软件开发周期，降低开发难度和激励器的生产成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的一种中央人民广播的CDR发射系统；

图2为本发明实施例提供一种激励器的信号处理方法流程示意图；

图3为本发明实施例提供一种一个调制后的数据包的组成示意图；

图4为本发明实施例提供一种由FPGA和DSP实现的激励器的内部装置。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

目前激励器常应用于CDR系统中，例如，如图1所示，中央人民广播的CDR发射系统包括：DRA+编码器、复用器、卫星调制器、卫星接收机、CDR激励器、CDR发射机、发射天线等设备。

其中CDR激励器的作用是将复用器或卫星接收机等业务源设备输出的数据流进行调制、变频后输出给发射机，采用FPGA或专用芯片实现业务数据流的调制和变频，需要说明的是，FPGA内部包括可配置逻辑模块、输入输出模块、内部连线、数字时钟管理模块、RAM等资源，具有开发灵活、稳定性可维护性高等特点。常用于高速串行收发、数字信号处理、流处理等方面。

因为CDR激励器要实现调制和变频两项主要的功能，所以在进行软件开发时需要较长的开发周期。因为目前DSP在实现信号调制功能上已经非常成熟完善，很适合于进行数字信号处理运算的微处理器，其主要应用是实时快速地实现各种数字信号处理算法。所以本发明实施例通过结合成熟的DSP来替换现有FPGA的调制功能，从而节省部分的开发成本，具体地实现方法如下。

参见图2所示，本发明实施例提供一种激励器的信号处理方法流程示意图，具体地实现方法包括：

步骤S101，FPGA接收外围设备输入的信号。

步骤S102，所述FPGA将所述信号通过GPMC(通用存储控制器)接口转发至DSP。

步骤S103，所述DSP将接收的信号进行调制，并将调制后的信号通过所述GPMC接口发送至所述FPGA。

在步骤S101之中，FPGA的输入接口有ASI(信道码流)和IP(网络协议)两种输入，其中ASI有2路，输入的格式为TS包。IP输入为1路，输入的数据包格式为UDP包，负载为CDR纯数据。当3路输入同时通过输入接口向FPGA输入信号时，进一步地，所述FPGA将输入信号进行缓存，以便所述DSP读取被缓存的输入信号，即从2路ASI输入和1路IP输入中依次选择其中的1路输入，通过DDR缓存控制模块缓存到DDR芯片，然后再从DDR芯片中读取缓存的输入信号至DSP的GPMC接口，然后DSP进行信号的调制，所述DSP通过所述GPMC接口将调制后的信号发送给所述FPGA缓存，所述FPGA读取被缓存的调制后的信号。

可以理解的是，上述描述的过程是，输入信号通过专门的DDR芯片进行缓存，缓存之后的输入信号通过GPMC接口转发至DSP进行信号调制，然后DSP将调制完的信号再通过GPMC接口转发至DDR芯片进行缓存，以便FPGA陆续读取被缓存的调制后的信号。需要说明的是，这里的缓存除了用DDR芯片外还可以选用其它类型的，不限定于DDR，实际上，不利用DDR芯片缓存，而是通过FPGA内部的缓存模块进行缓存，也是可行的，所以本发明实施例并不限定缓存的装置，另外，之所以要进行缓存，目的是通过统计输入信号的码率，监测输入信号的数据流是否正常，避免发生大数据的冲击。

进一步地，所述DSP将调制后的信号按照设定的数据传输协议发送至所述FPGA，其中，所述设定的数据传输协议包括纠错标识，所述纠错标识用于判断数据包在传输过程中是否发生错误。

虽然DSP和FPGA之间的信号传输属于板级芯片的传输，传输距离短，但是也可能会存在在传输过程中发生信号传输错误的问题。所以本发明实施例为了避免在传输过程中发生错误，在DSP完成信号的调制之后，在每个调制完成的数据包中增加了纠错标识，其中，纠错标识可以是数据包标识、也可以是校验字段，不同的纠错标识可以单独使用，也可以同时使用，当然，同时使用时，发现任意一个纠错标识判断数据包发生传输错误时，就可以认定该数据包发生传输错误。

具体地，所述设定的数据传输协议对应每个数据包包括位于包尾的校验字段及位于包头内的数据包标识、有效载荷长度、数据类型和校验字段类型；

所述纠错标识为所述校验字段；

所述FPGA根据所述纠错标识判断接收的数据包是否发生错误，包括：

所述FPGA接收所述DSP发送的数据包，并根据所述数据包的包头的校验类型计算得到所述数据包的校验值；所述FPGA将计算得到的所述校验值和所述数据包的校验字段中的值作比较；若比较结果不一致，则所述FPGA判断接收的数据包发生错误。

如图3所示，图中表示一个调制后的数据包的组成。其中，包头中校验类型可以是CRC32校验、奇偶校验等。而数据类型是用来指示该数据包是调制数据、配置数据、监测数据等类型的。数据包标识可以是唯一的标识，也可以是可循环利用的连续计数的计数值。

假设，当前的纠错标识仅包含校验字段，并且校验字段是奇偶校验类型对应的字段。那么FPGA接收所述DSP发送的数据包之后，首先计算该数据包除了包尾的数据，假设计算得出1的个数是奇数个，而包尾的字段显示是偶数，则证明该数据包在传输过程中发生错误。所以此时，FPGA就可以通知DSP该数据包发生传输错误，通知的方法可以将该数据包的数据包标识发送给DSP，那么DSP就重新发送该数据包标识对应的数据包，然后FPGA再次接收该数据包，用同样的方法验证传输正确时，则同该正确的数据包替换掉原先错误的数据包。

另一种实施方式是，若所述纠错标识还包括所述数据包标识；则所述FPGA根据所述纠错标识判断接收的数据包是否发生错误，还包括：

所述FPGA将当前接收的数据包的包头中的数据包标识与前一次接收的调制后的数据包的包头中的数据包标识作比较，判断比较结果是否连续，其中所述数据包标识为连续计数；

若所述FPGA计算得到的所述校验值和所述数据包的校验字段中的值不一致，和/或，所述FPGA将当前接收的数据包的包头中的数据包标识与前一次接收的调制后的数据包的包头中的数据包标识不连续，则FPGA判断接收的数据包是否发生错误。

具体地，假设数据包的数据包标识是从0～15的计数值，FPGA当前接收的数据包的包头中数据包标识是3，而前一次接收的数据包的的包头中的数据包标识是1，很显然，这两个连续接收的数据包的数据包标识却不连续，证明在数据传输过程中发生了错误，所以此时FPGA可以认定该数据包发生错误，并通知DSP重新发送该数据包，这种实施方式下，因为数据包的数据包标识是可循环的，所以FPGA每次都是接收一个数据包马上进行校验，若无误，则通知DSP无误，然后DSP再发送下一个数据包，紧接着FPGA在进行下一个数据包的校验，也就是说，DSP和FPGA之间的数据包传输和校验是一个个数据包进行的，不是多个数据包并发执行的。

可理解的是，若数据包的数据包标识是可以唯一识别的计数值，那么DSP和FPGA之间的数据包传输和校验并不一定是一个个数据进行的，可以先完成多个数据包的发送和接收，当FPGA发现校验出错时，可以再通知DSP发生错误，然后DSP针对FPGA发来的唯一识别的数据包标识，将数据包标识对应的数据包重新发送给FPGA。

为了更加系统地描述上述激励器的信号处理方法，本发明实施例进一步通过图4所示的FPGA和DSP组成激励器的内部装置详细阐述。

步骤一，从图中可见，CDR激励器的输入接口有ASI和IP两种输入。ASI共2路，输入的格式为TS包。IP输入的数据格式为UDP包，负载为CDR纯数据。从2路ASI和1路IP中选择其中1路，通过DDR缓存控制模块缓存到DDR，再利用GPMC接口控制模块从DDR中读出至DSP。

步骤二，DSP接收输入信号，经过DSP调制之后，DSP将调制后的信号输出至GPMC接口控制模块。由于输入的数据码率波动较大，需要将该调制后的信号通过DDR缓存控制模块发送至DDR芯片中缓存，FPGA利用DDR缓存控制模块读取缓存后的调制后的信号。

步骤三，FPGA判断接收到的调制数据包是否正确。其中，每个数据包的包头中前4bit的连续计数值是0～15的循环计数，当前数据包与上一个数据包的连续计数应该是增加1的关系，如果不是则传输错误。另外，可以进一步地，根据包头中指示的校验类型对接收到的包进行校验，将计算出来的校验值与包尾的校验值比较，如果不相等则传输错误。

步骤四，当FPGA发现传输错误，则通知DSP重传，即当FPGA判断接收的数据包是错误的，则反馈一个数据包标识以及数据包的错误类型到DSP。DSP收到后会重新发送传输错误的数据包。

步骤五，当FPGA收到调制后的调制包，FPGA会将数据包存到缓存中，接收到的数据包如果错误，会将后续重新接收的正确的数据包覆盖原先错误的数据包。

步骤六，以一个较稳定的速率(现CDR激励器是816*32Kbps)从DDR芯片中读取调制后的信号给数字中频模块，该速率可以根据实际的缓存情况进行动态的微调，经过数字滤波后，激励器将调制和变频后的信号输出至外部的DA芯片。自发射机反馈的射频信号修正为一定幅度范围内输入给AD芯片,由FPGA内部数字中频模块进行数字预失真校正。

基于相同的技术构思，本发明实施例还提供一种激励器，该激励器可执行上述方法实施例。本发明实施例提供的激励器如图4所示，包括FPGA、DSP，其中：

FPGA，用于接收外围设备输入的信号；将所述信号通过通用存储控制器GPMC接口转发至数字信号处理器DSP；

DSP，用于将接收的信号进行调制，并将调制后的信号通过所述GPMC接口发送至所述FPGA；

所述FPGA，还用于对接收的所述调制后的信号进行变频处理。

进一步地，所述FPGA包括缓存模块401，所述缓存模块401，用于将输入信号进行缓存，以便所述DSP读取被缓存的输入信号；所述缓存模块401还用于缓存所述DSP通过所述GPMC接口发送的调制后的信号。

进一步地，所述DSP，还用于将调制后的信号按照设定的数据传输协议发送至所述FPGA，其中，所述设定的数据传输协议包括纠错标识，所述纠错标识用于判断数据包在传输过程中是否发生错误；

所述FPGA，还用于：根据所述纠错标识判断接收的数据包是否发生错误；

若发生错误，则通知所述DSP重新发送发生错误的数据包。

进一步地，所述设定的数据传输协议对应每个数据包包括位于包尾的校验字段及位于包头内的数据包标识、有效载荷长度、数据类型和校验字段类型；

所述纠错标识为所述校验字段；

所述FPGA，具体用于：接收所述DSP发送的每个数据包，并根据所述数据包的包头的校验类型计算得到所述每个数据包的校验值；

所述FPGA的判断单元402，用于将计算得到的所述校验值和所述数据包的校验字段中的值作比较；若比较结果不一致，则判断接收的数据包发生错误。

进一步地，所述纠错标识还包括所述数据包标识；

所述FPGA的判断单元402还用于：将当前接收的数据包的包头中的数据包标识与前一次接收的调制后的数据包的包头中的数据包标识作比较，判断比较结果是否连续，其中所述数据包标识为连续计数；

若计算得到的所述校验值和所述数据包的校验字段中的值不一致，和/或，将当前接收的数据包的包头中的数据包标识与前一次接收的调制后的数据包的包头中的数据包标识不连续，则判断接收的数据包是否发生错误。

本发明实施例进一步利用激励器实现方案中的低成本的DSP器件实现了现有FPGA的调制功能，即在接收到外围设备输入的信号之后，通过虚拟通信接口将所述信号转发至数据信号处理器DSP进行调制，当DSP完成信号的调制之后，再利用虚拟通信接口从DSP中获取调制后的信号，继续对该调制后的信号进行变频处理，从而实现了激励器调制和变频的作用，可见因为利用低成本的DSP器件实现了该调制功能，所以FPGA就不需要再进行调制功能的软件开发，从而缩短了软件开发周期，降低开发难度和激励器的生产成本，另外，在DSP和FPGA增加纠错机制，避免数据包在传输过程中发生传输错误的问题，保证了通信的准确性。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种激励器的信号处理方法，其特征在于，该方法包括：

现场可编程门阵列FPGA接收外围设备输入的信号；

所述FPGA将所述信号通过通用存储控制器GPMC接口转发至数字信号处理器DSP；

所述DSP将接收的信号进行调制，并将调制后的信号通过所述GPMC接口发送至所述FPGA；

所述FPGA对接收的所述调制后的信号进行变频处理。

2.如权利要求1所述的方法，其特征在于，还包括：

所述FPGA接收外围设备输入的信号，包括：

所述FPGA将输入信号进行缓存，以便所述DSP读取被缓存的输入信号；

所述DSP将调制后的信号通过所述GPMC接口发送至所述FPGA，包括：

所述DSP通过所述GPMC接口将调制后的信号发送给所述FPGA缓存，所述FPGA读取被缓存的调制后的信号。

3.如权利要求1所述的方法，其特征在于，所述DSP将调制后的信号通过所述GPMC接口发送至所述FPGA，包括：

所述DSP将调制后的信号按照设定的数据传输协议发送至所述FPGA，其中，所述设定的数据传输协议包括纠错标识，所述纠错标识用于判断数据包在传输过程中是否发生错误；

所述方法还包括：

所述FPGA根据所述纠错标识判断接收的数据包是否发生错误；

若发生错误，则所述FPGA通知所述DSP重新发送发生错误的数据包。

4.如权利要求3所述的方法，其特征在于，还包括：

所述设定的数据传输协议对应每个数据包包括位于包尾的校验字段及位于包头内的数据包标识、有效载荷长度、数据类型和校验字段类型；

所述纠错标识为所述校验字段；

所述FPGA根据所述纠错标识判断接收的数据包是否发生错误，包括：

所述FPGA接收所述DSP发送的数据包，并根据所述数据包的包头的校验类型计算得到所述数据包的校验值；

所述FPGA将计算得到的所述校验值和所述数据包的校验字段中的值作比较；

若比较结果不一致，则所述FPGA判断接收的数据包发生错误。

5.如权利要求4所述的方法，其特征在于，还包括：

所述纠错标识还包括所述数据包标识；

所述FPGA根据所述纠错标识判断接收的数据包是否发生错误，还包括：

所述FPGA将当前接收的数据包的包头中的数据包标识与前一次接收的调制后的数据包的包头中的数据包标识作比较，判断比较结果是否连续，其中所述数据包标识为连续计数；

若所述FPGA计算得到的所述校验值和所述数据包的校验字段中的值不一致，和/或，所述所述FPGA将当前接收的数据包的包头中的数据包标识与前一次接收的调制后的数据包的包头中的数据包标识不连续，则FPGA判断接收的数据包是否发生错误。

6.一种激励器，其特征在于，该设备包括：

FPGA，用于接收外围设备输入的信号；将所述信号通过通用存储控制器GPMC接口转发至数字信号处理器DSP；

DSP，用于将接收的信号进行调制，并将调制后的信号通过所述GPMC接口发送至所述FPGA；

所述FPGA，还用于对接收的所述调制后的信号进行变频处理。

7.如权利要求6所述的激励器，其特征在于，所述FPGA包括缓存模块，

所述缓存模块，用于将输入信号进行缓存，以便所述DSP读取被缓存的输入信号；

所述缓存模块还用于缓存所述DSP通过所述GPMC接口发送的调制后的信号。

8.如权利要求6所述的激励器，其特征在于，还包括：

所述DSP，还用于将调制后的信号按照设定的数据传输协议发送至所述FPGA，其中，所述设定的数据传输协议包括纠错标识，所述纠错标识用于判断数据包在传输过程中是否发生错误；

所述FPGA，还用于：根据所述纠错标识判断接收的数据包是否发生错误；

若发生错误，则通知所述DSP重新发送发生错误的数据包。

9.如权利要求8所述的激励器，其特征在于，还包括：

所述设定的数据传输协议对应每个数据包包括位于包尾的校验字段及位于包头内的数据包标识、有效载荷长度、数据类型和校验字段类型；

所述纠错标识为所述校验字段；

所述FPGA，具体用于：接收所述DSP发送的每个数据包，并根据所述数据包的包头的校验类型计算得到所述每个数据包的校验值；

所述FPGA的判断单元，用于将计算得到的所述校验值和所述数据包的校验字段中的值作比较；若比较结果不一致，则判断接收的数据包发生错误。

10.如权利要求9所述的激励器，其特征在于，还包括：

所述纠错标识还包括所述数据包标识；

所述FPGA的判断单元还用于：将当前接收的数据包的包头中的数据包标识与前一次接收的调制后的数据包的包头中的数据包标识作比较，判断比较结果是否连续，其中所述数据包标识为连续计数；

若计算得到的所述校验值和所述数据包的校验字段中的值不一致，和/或，将当前接收的数据包的包头中的数据包标识与前一次接收的调制后的数据包的包头中的数据包标识不连续，则判断接收的数据包是否发生错误。