CN107293318A - 一种可配位宽的嵌入式存储器 - Google Patents

Abstract

本发明涉及一种集成电路存储系统，更具体来说是一种可配置位宽的嵌入式存储器。包括，第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列，分别与四个存储阵列连接的读写接口模块，与读写接口模块连接的位宽多路选择器，与位宽多路选择器连接的输入和输出模块，以及四个读写控制和译码模块，本发明结构将存储阵列划分为四块，减小了单块存储阵列的字线、位线长度，有利于提高大容量嵌入式存储器的读写速度，同时支持更加灵活的位宽配置，也不会过多增加产品的硬件开销，从而不会影响存储器的性能。

Description

一种可配位宽的嵌入式存储器

技术领域

本发明涉及一种集成电路存储系统，更具体来说是一种可配置位宽的嵌入式存储器。

背景技术

嵌入式存储器是一种在电子系统中得到广泛应用的电路模块，主要用于较大规模数据的存储和交换。随着信息化时代的推进，嵌入式系统的功能需求变得复杂多变，相对单一的功能模式早已不能满足实际应用需求，嵌入式系统包括要求存储系统支持可配位宽、可配读写模式、可选FIFO、可选内部检测校验等。在嵌入式系统中引入块存储器这一IP硬核，可以解决嵌入式系统中逻辑资源的性能和功能限制问题，使得嵌入式系统得以更好地支持数字电路设计中对于大规模、高速及低功耗的要求。虽然嵌入式存储器早已应用于数字系统，但是很少有研究是基于优化该嵌入硬核本身的。现代大规模数据存储和交换对嵌入式系统的要求不断提高，由于其较大规模的存储容量和内部控制信号传输的异步复杂性，使得对传输距离较长的控制信号和数据来说，无论从速度还是可靠性上都成为嵌入式存储器的制约因素。同时，单纯对单一嵌入式存储块进行位宽选择，随着要求的总位宽增大，位宽选择逻辑电路级数变多，增大了数据通路的延时。

发明内容

本发明要解决的技术问题是提供一种可配位宽的嵌入式存储器，在增加存储器位宽的同时，不影响存储器的性能。

为了解决上述技术问题，本发明包括：

第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列，用于数据的存储；

分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接的第一读写接口模块、第二读写接口模块，第三读写接口模块和第四读写接口模块，用于读写存储阵列中的数据；

与第一读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第二高位输出位宽多路选择器和第四高位输出位宽多路选择器；与第二读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第一高位输出位宽多路选择器和第三高位输出位宽多路选择器；与第三读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第一低位输出位宽多路选择器和第三低位输出位宽多路选择器；与第四读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第二低位输出位宽多路选择器和第四低位输出位宽多路选择器，上述多路选择器用于对接入的端口进行位宽选择；

与第一输入位宽多路选择器连接的第一端口高位输入模块，与第二输入位宽多路选择器连接的第而端口高位输入模块，与第三输入位宽多路选择器连接的第一端口低位输入模块，与第四输入位宽多路选择器连接的第二端口低位输入模块；与第一高位输出位宽多路选择器和第二高位输出位宽多路选择器连接的第一端口高位输出模块，与第三高位输出位宽多路选择器和第四高位输出位宽多路选择器连接的第二端口高位输出模块；与第一低位输出位宽多路选择器和第二低位输出位宽多路选择器连接的第一端口低位输出模块，与第三低位输出位宽多路选择器和第四低位输出位宽多路选择器连接的第二端口低位输出模块；用于实现第一端口和第二端口输入和输出的不同模式。

以及读写控制和译码模块组，包括四个读写控制和译码模块，分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接，用于产生嵌入式存储器的读写时序及对存储阵列进行行列译码。

本发明结构将存储阵列划分为四块，减小了单块存储阵列的字线、位线长度，有利于提高大容量嵌入式存储器的读写速度，同时支持更加灵活的位宽配置，也不会过多增加产品的硬件开销。

附图说明

图1为一种嵌入式可配位宽的存储器的结构示意图；

图2为一种嵌入式可配位宽的存储器全位宽配置的方法示意图。

图3为一种嵌入式可配位宽的存储器真双端口配置的方法示意图。

图4为一种嵌入式可配位宽的存储器输入位宽多路选择和输出位宽多路选择的方法示意图。

图5为一种嵌入式可配位宽的存储器兼容模式位宽配置的方法示意图。

具体实施方式

本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范围的限定，对于本技术领域的普通技术人员来说，在不脱离本发明思想的前提下，还可以对本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。

如图1所示，本发明介绍的一种嵌入式可配位宽的存储器，它将传统的存储器划分为第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列四个存储阵列，用于数据的存储；

分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接的第一读写接口模块、第二读写接口模块，第三读写接口模块和第四读写接口模块，用于读写各个存储阵列中的数据；

与第一读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第二高位输出位宽多路选择器和第四高位输出位宽多路选择器；与第二读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第一高位输出位宽多路选择器和第三高位输出位宽多路选择器；与第三读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第一低位输出位宽多路选择器和第三低位输出位宽多路选择器；与第四读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第二低位输出位宽多路选择器和第四低位输出位宽多路选择器；所述四组输入位宽多路选择器在不同的位宽配置下，分别对所连接的两个端口中的输入模块进行位宽选择，且在非全位宽配置下，采用位扩展方式进行数据位传输；所述四组高位输出位宽多路选择器和四组低位输出位宽多路选择器分别对第一端口和第二端口中的输出模块进行位宽选择，且所述输出位宽多路选择器区分高低位，用于高低位的奇偶校验选通。

与第一输入位宽多路选择器连接的第一端口高位输入模块，与第二输入位宽多路选择器连接的第二端口高位输入模块，与第三输入位宽多路选择器连接的第一端口低位输入模块，与第四输入位宽多路选择器连接的第二端口低位输入模块；与第一高位输出位宽多路选择器和第二高位输出位宽多路选择器连接的第一端口高位输出模块，与第三高位输出位宽多路选择器和第四高位输出位宽多路选择器连接的第二端口高位输出模块；与第一低位输出位宽多路选择器和第二低位输出位宽多路选择器连接的第一端口低位输出模块，与第三低位输出位宽多路选择器和第四低位输出位宽多路选择器连接的第二端口低位输出模块；所述第一端口高位输入模块和第二端口高位输入模块对应于第一存储阵列和第二存储阵列，第一端口低位输入模块和第二端口低位输入模块对应于第三存储阵列和第四存储阵列，通过不同组合可实现不同工作模式，且所述模式不限于真双口和简单双端口模式；所述输出模块用于实现输出端口的不同模式，且所述模式不限于真双口和简单双端口模式。

本发明还包括读写控制和译码模块组，包括四个读写控制和译码模块，分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接，用于产生嵌入式存储器的读写时序及对存储阵列进行行列译码。

如图2所示，本发明共有四组数据通路，第一数据通路为第一端口高位输入模块、第一输入位宽多路选择器、第一读写接口模块、高位输出位宽多路选择器和第一端口高位输出模块依次连接形成，其余三组数据通路与其结构相同，只是输入输出端口不同，其中输入输出多路选择器都配置为全位宽模式。该配置模式下输入输出端口是一一对应的，实际应用中只要确保对应关系，可以任意调整端口的高低位顺序。由于该模式占用了输入输出的所有端口，只能单端口输入、单端口输出，是一种简单双端口模式。

如图3所示，双端口可以共享相同的存储资源，与所述嵌入式存储器全位宽配置方法中的路径不同的是，两条路径由左右区域地址位决定，确定数据存取的位置。所述附图3中左区域对应于第一存储阵列和第三存储阵列，右区域对应于第二存储阵列和第四存储阵列。图中共有四组数据通路，以第一端口高位输入模块作为起点的数据通路为例，路径1为第一端口高位输入模块、第一输入位宽多路选择器、第一读写接口模块、第二高位输出位宽多路选择器和第一端口高位输出模块依次连接形成，路径2为第一端口高位输入模块、第一输入位宽多路选择器、第二读写接口模块、第一高位输出位宽多路选择器和第一端口高位输出模块依次连接形成，且每组数据通路都包括左区域和右区域的输出位宽多路选择器。该配置模式下输入输出端口也是一一对应的，由于双端口中的第一端口或第二端口包括高位区域和低位区域，实际应用中需要将高低位合并使用，例如位宽配置为N位，就有N/2位分布于高位端口，N/2位分布于低位端口，所述N为不大于全位宽位数一半的偶数，因为该模式下的第一端口或第二端口分别只占用了一半的端口资源。

图4所示为输入位宽多路选择和输出位宽多路选择的方法，前者采用一对多的方法，即位扩展，后者采用多对一的方法，即位筛选。进一步举例说明，当高位和低位的最大位宽为8位，且读写位宽配置为8位时，输入数据被拆分为高4位和低4位，高4位经过输入位宽多路选择进行位扩展，形成2组相同的4位数据，再经过读写译码，选通其中一组进入高位存储阵列，输出位宽多路选择器根据读地址选通一组4位数据输出，同样，低4位数据在低位区域以相同的方式传输。需要注意的是，输入位宽多路选择器只由配置位控制，而输出位宽多路选择器由配置位和数据地址同时控制。输出位宽多路选择器相比于输入位宽多路选择器，多了高位向低位选择转移的功能，用于支持灵活的校验位传输，所以高位输出位宽多路选择器和低位输出位宽多路选择器在结构上稍有不同。

图5所示为兼容模式位宽配置的方法，相比于图3所示的真双端口配置方法，只选通了路径1，这样双端口不共享存储资源，相互独立，此时存储器相当于两个相同的半容量存储器堆叠起来。

本发明针对优化该嵌入硬核本身，通过将嵌入式存储器阵列进行对称划分，缩短了字线、位线等长距离信号，改进了数据存取控制时序的可靠性，突破了大位宽对位宽配置逻辑的制约，并结合灵活的端口划分，充分发挥嵌入式可配位宽存储器的优势。

Claims (1)

1.一种可配位宽的嵌入式存储器，其特征在于，包括，

第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列，用于数据的存储；

分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接的第一读写接口模块、第二读写接口模块，第三读写接口模块和第四读写接口模块，用于读写存储阵列中的数据；

与第一读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第二高位输出位宽多路选择器和第四高位输出位宽多路选择器；与第二读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第一高位输出位宽多路选择器和第三高位输出位宽多路选择器；与第三读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第一低位输出位宽多路选择器和第三低位输出位宽多路选择器；与第四读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第二低位输出位宽多路选择器和第四低位输出位宽多路选择器，上述多路选择器用于对接入的端口进行位宽选择；

与第一输入位宽多路选择器连接的第一端口高位输入模块，与第二输入位宽多路选择器连接的第而端口高位输入模块，与第三输入位宽多路选择器连接的第一端口低位输入模块，与第四输入位宽多路选择器连接的第二端口低位输入模块；与第一高位输出位宽多路选择器和第二高位输出位宽多路选择器连接的第一端口高位输出模块，与第三高位输出位宽多路选择器和第四高位输出位宽多路选择器连接的第二端口高位输出模块；与第一低位输出位宽多路选择器和第二低位输出位宽多路选择器连接的第一端口低位输出模块，与第三低位输出位宽多路选择器和第四低位输出位宽多路选择器连接的第二端口低位输出模块；用于实现第一端口和第二端口输入和输出的不同模式；

以及读写控制和译码模块组，包括四个读写控制和译码模块，分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接，用于产生嵌入式存储器的读写时序及对存储阵列进行行列译码。