CN107247190A - 一种利用电荷缩放技术的电容检测电路 - Google Patents

Abstract

本发明公开了一种利用电荷缩放技术的电容检测方法，包括有运放，该电路还包括有电荷缩放电路，所述电荷缩放电路接于运放之后，对电荷量进行缩小，通过对电荷量的缩小后，就可以提取出来，将此电荷量转化为电压，再通过ADC采样，即可检测出待测电容的大小了，这样能够对大的电容进行有效检测，降低接收电路的面积。

Description

一种利用电荷缩放技术的电容检测电路

技术领域

本发明属于电子技术领域，尤其是指应用于电容触摸或电容按键中的电容 检测。

背景技术

目前，电容触摸技术发展迅速并给人们生活带来了很大便利，通用的检测 方式分为互电容检测和自电容检测，对于互电容检测，技术首先将触控检测区 域划分为若干横竖相交的格点，再通过检测格点电容值的变化，得出的触摸点 的位置信息。

对于自电容检测，比如触控按键，其待测电容大小变换范围很大，一些小 的触摸电路板中，自感电容容值只有几皮法，而在一些大的电容触摸屏，或者 大的电容按键中，其自感电容容值可能达到上百皮法。另一方面，人手触摸时， 电容变化值又相对很小。也就是说，待测电容的基准值很大，而信号值(人手 指触摸引起的变化)很小。

对于较大的检测电容值，检测系统需要付出很大的面积代价，以传统的检 测方式为例，其检测原理为：当积分开始时，在第一个阶段，如图1所示，积 分电容Ci进行清零复位，待检测电容Cs则被充电至Vref，这个阶段可以称之 为采样阶段。在第二个阶段，通过开关将CS上端与运放的正输入端相连。如 图2所示，假设运算放大器理想，则在第二个阶段结束时，运算放大器输入端 电压相等；此时，采样电容Cs两端电位均为零，即检测电容Cs上的电荷全部 转移至了积分电容Ci，此阶段称为电荷转移阶段或积分阶段。这两个阶段合起来称为一个电荷转移周期或者称为积分周期，在实际使用中，会根据需要进行 反复的电荷转移，即实现积分，值得注意的是，积分电容的清零只有在积分开 始的第一个积分周期发生。根据电荷守恒原理，我们可以得出每次电荷转移后， 运放输出电压的变化为：

其中ΔVout为一次电荷转移引起运放输出电压的变化大小。该电压大小通过 模数转换器检测送往数字电路处理，便可判断出相应的电容值。

为提高抗干扰能力，Vref尽可能取高，为方面描述，我们假定电容检测电 路的电源为3.3V，Vref也为3.3V，这在常规应用中是很普遍的，假设采样电容 为100皮法，积分电容为20皮法，则每个转移周期引起的运放输出电压变化为 16.5V，这严重超过了电源电压值3.3V。如果通过增大积分电容的方式去减少 每次转移引起的输出电压变化，则需要100皮法以上的积分电容才能保证一次 转移不会超出运放的承受范围，然而，实现100皮法的电容在集成电路中需要 很大的面积。即使是20皮法电容的面积也相当可观。

如果通过降低Vref，我们可以降低积分器的输出电压，但这样会使整个系 统的抗干扰能力变弱。对于可靠的检测，我们不能降低Vref，而且需要尽可能 地提高Vref。同时，上述方法由于待测电容值太大而无法实现高可靠性检测， 且抗噪能力差。

发明内容

针对上述问题，本发明的目的在于提供一种利用电荷缩放技术的电容检测 电路，该电路解决由于待测电容值太大而无法对其进行高可靠性检测的矛盾， 通过采用电荷量缩小技术，将从待测电容中提取的电荷量按某设定比例缩小， 再送往积分器中，然后ADC再进行采用检测，该检测技术不降低驱动电压大 小，具备很强的抗噪声能力。

为实现上述目的，本发明的技术方案为：

一种利用电荷缩放技术的电容检测电路，包括有运放，其特征在于该电路 还包括有电荷缩放电路，所述电荷缩放电路接于运放之后，对电荷量进行缩小， 通过对电荷量的缩小后，就可以提取出来，将此电荷量转化为电压，再通过ADC 采样，即可检测出待测电容的大小了，这样能够对大的电容进行有效检测，降 低接收电路的面积。

所述电荷缩放电路，由PMOS管和NMOS管构成。

进一步，所述PMOS管和NMOS管并联于所述运放的输出端。

更进一步，所述运放后接有反馈环路，所述电荷缩放电路连接于所述反馈 环路。

更进一步，所述反馈回路由PMOS管和NMOS管构成，且所述PMOS管 和NMOS管并联接于所述运放的输出端。

更进一步，所述电荷缩放电路的PMOS管MP1和反馈回路PMOS管MP2 的栅极接在一起，所述电荷缩放电路的NMOS管MN1和反馈回路NMOS管 MN2的栅极接在一起。

本发明通过电荷缩放技术，可以采用较小的基准电容对较大的外部电容进 行检测，大幅度降低接收电路面积，同时通过提高驱动电压，提高信噪比。

附图说明

图1为现有技术所实施的采样电路图。

图2为现有技术所实施的电路图。

图3为本发明所实施的电路图。

图4为本发明所实施的积分器电路图。

图5为本发明所实施积分器电路的工作时序图。

图6为本发明应用于互电容检测的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实 施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅 仅用以解释本发明，并不用于限定本发明。

本发明所实现利用电荷缩放技术的电容检测电路，包括有运放及电荷缩放 电路，电荷缩放电路接于运放之后，对电荷量进行缩小；同时，运放还具有反 馈环路，通过对电荷量的缩小后，就可以提取出来，将此电荷量转化为电压， 再通过ADC采样，即可检测出待测电容的大小了，这样能够对大的电容进行 有效检测，降低接收电路的面积。

在具体实现上，所述电荷缩放电路和反馈环路，均是由PMOS管和NMOS 管构成。

具体地说，所述电荷缩放电路的PMOS管MP1和反馈回路PMOS管MP2 的栅极接在一起，共同接于运放的输出端；所述电荷缩放电路的NMOS管MN1 和反馈回路NMOS管MN2的栅极接在一起，共同接于运放的输出端。

图3以自电容检测为例，待测电容为Cs，电容一端连地，另一端与运放的 输入端相连；运放的另一端从电压VL跳变到VH，由于运放A0与Mp1，Mn1 构成反馈环路(也可以认为Mp1，Mn1是运放的输出级，与A0一起构成一个 完整的运放)，根据运放的虚短特性，Vn端会产生同样的从VL到VH的跳变， 这样传递给Cs的电荷量Q为：

Q＝Cs*(VH-VL)

另一方面，运放的输入端为高阻，没有电荷通路，所以传递的电荷量Q全 部来源于Mp1与Mn1。这样，如果Mp2是Mp1的比例缩小，即Mp1与Mp2 的尺寸比为N：1，而由于他们的栅极连在一起，具有相同的VGS，即具有相 同的电流密度，则在此电荷传递过程中，Mp1与Mp2的电流比例或者所传递的 电荷比例同样为N：1.同样，流过Mn1与Mn2的电流比或者说电荷比同样为 N：1。

因此，可以这样认为，在VL到VH的跳变过程中，Mp1与Mn1构成的支 路总贡献电荷量为：

Q＝Cs*(VH-VL)

则由Mp2与Mn2构成支路对外提供的电荷量为：

Qscale＝Q/N＝Cs*(VH-VL)/N；

这样通过待测电容的电荷量被按一定比例缩小后，就可以提取出来了。将 此电荷量转化为电压，再通过ADC采样，即可检测出待测电容的大小了。

图4即为将缩小后的电荷转化为电压的积分器电路，工作时序如图5所示， 在Clk1为高电平时，缩放器负端产生从VL到VH的电压跳变，这样待测电容 将吸取电荷量Q＝Cs*(VH-VL)，该电荷按比例缩小后，传递至电容Crefp。这样 积分器输出Vop端产生的电压为：

Vop＝Q/N/Crefp＝(VH-VL)/N*Cs/Crefp；

同样在Clk2为高电平时，缩放器负端产生VH到VL的电压跳变，Von端 产生的电压为：

Von＝Q/N/Crefp＝-(VH-VL)/N*Cs/Crefn；

这样，在一个工作周期中(缩放器负端从VL跳变到VH，再从VH跳回 VL)，积分器输出查分电压为：

Vop-Von＝2*(VH-VL)/N*(Cs/Cref)；

从该表达式可以看出，即使VH-VL值较大(越大，抗噪声越好)，以及 待测电容较大(Cs/Cref较大)。

可以通过比较大的比例缩放值N，将Vop-Von值至于合理的范围，此即本 专利的核心所在。

同时，可以对待测电容反复进行多个周期的积分，进一步提高抗噪声能力。

同样的原理，互电容检测可以采用同样的方法和电路，只是驱动控制稍有 不同，如图6所示，对于互电容检测，待测电容一端直接连驱动信号，一端连 接缩放电路，待测电容中由于驱动信号跳变产生的电荷通过缩放器缩小，积分 器接收，ADC采样，完成检测。

由此，本发明解决由于待测电容值太大而无法对其进行高可靠性检测的矛 盾，通过采用电荷量缩小技术，将从待测电容中提取的电荷量按某设定比例缩 小，再送往积分器中，然后ADC再进行采用检测，该检测技术不降低驱动电 压大小，具备很强的抗噪声能力。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发 明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明 的保护范围之内。

Claims (6)

1.一种利用电荷缩放技术的电容检测电路，包括有运放，其特征在于该电路还包括有电荷缩放电路，所述电荷缩放电路接于运放之后，对电荷量进行缩小，通过对电荷量的缩小后，就可以提取出来，将此电荷量转化为电压，再通过ADC采样，即可检测出待测电容的大小了，这样能够对大的电容进行有效检测，降低接收电路的面积。

2.如权利要求1所述的利用电荷缩放技术的电容检测电路，其特征在于所述电荷缩放电路，由PMOS管和NMOS管构成。

3.如权利要求2所述的利用电荷缩放技术的电容检测电路，其特征在于所述PMOS管和NMOS管并联于所述运放的输出端。

4.如权利要求1所述的利用电荷缩放技术的电容检测电路，其特征在于所述运放后接有反馈环路，所述电荷缩放电路连接于所述反馈环路。

5.如权利要求4所述的利用电荷缩放技术的电容检测电路，其特征在于所述反馈回路由PMOS管和NMOS管构成，且所述PMOS管和NMOS管并联接于所述运放的输出端。

6.如权利要求3和5所述的利用电荷缩放技术的电容检测电路，其特征在于所述电荷缩放电路的PMOS管MP1和反馈回路PMOS管MP2的栅极接在一起，所述电荷缩放电路的NMOS管MN1和反馈回路NMOS管MN2的栅极接在一起。