CN107180820A - 半导体装置结构 - Google Patents

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CN107180820A CN201610133564.1A CN201610133564A CN107180820A CN 107180820 A CN107180820 A CN 107180820A CN 201610133564 A CN201610133564 A CN 201610133564A CN 107180820 A CN107180820 A CN 107180820A
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Abstract

本发明提供半导体装置结构，其包含半导体基底，内金属层设置于半导体基底上，顶部金属层设置于内金属层上，顶部金属层具有第一部分及第二部分，其中第一部分完全覆盖内金属层，第二部分围绕第一部分，且第一部分与第二部分隔开，以及钝化层设置于顶部金属层上，其中钝化层具有挖空图案，以露出顶部金属层。本发明半导体装置结构的钝化层具有各种挖空图案的布局方式，这些布局方式减少钝化层所带来的压力，且顶部金属层设置于钝化层的挖空图案区的下方，能达到保护下方元件的效果。此外，以条状、片状或环状来设计顶部金属层的布局来作为钝化层与半导体基底间的缓冲结构，亦可减少在后段工艺中产生不等向的压力，避免下层的元件产生压阻效应。

Description

半导体装置结构
技术领域
本发明是关于半导体装置结构，特别是关于半导体装置结构的钝化层及顶部金属层的布局。
背景技术
近年来，半导体装置在电脑、消费电子等领域中发展快速。目前，半导体装置技术在金属氧化物半导体场效应晶体管的产品市场中已被广泛接受，具有很高的市场占有率。
薄膜电阻(thin-film resistors)器被广泛地应用于各种集成电路(integrated circuits)中，其中多晶硅电阻(poly resistor)器为主要的高电阻元件之一。由于近年来在智能产品(smart products)、物联网(networking)和车用电子(automotive electronics)的蓬勃发展使得薄膜电阻器的精准度受到重视。虽然目前存在的半导体装置已足够应付它们原先预定的用途，但它们仍未在各个方面皆彻底的符合要求，例如，现今半导体装置面临薄膜电阻器的电阻值有漂移率过大的问题，而机械应力(mechanical stress)是造成电阻漂移的主要原因之一。例如，在半导体装置的后段工艺中，各道工艺中所产生的应力使得下层的电阻器产生压阻效应(piezoresistance effect)。因此，如何通过工艺上或结构上的改良而降低薄膜电阻器的电阻值的漂移率是值得研究的课题。
发明内容
本发明的一些实施例关于半导体装置结构，其包含半导体基底，内金属层设置于半导体基底上，顶部金属层设置于内金属层上，其中顶部金属层具有第一部分及第二部分，第一部分完全覆盖内金属层，第二部分围绕第一部分，且第一部分与第二部分隔开，以及钝化层设置于顶部金属层上，其中钝化层具有挖空图案，以露出顶部金属层。
本发明的另一些实施例是关于半导体装置结构，其包含半导体基底，内金属层设置于半导体基底上，顶部金属层设置于内金属层上，钝化层设置于顶部金属层上，钝化层包含第一钝化部分和第二钝化部分与该第一钝化部分隔开，其中第二钝化部分围绕第一钝化部分，且第一钝化部分与第二钝化部分间的空隙露出顶部金属层。
本发明实施例所示的半导体装置结构的钝化层具有各种挖空图案的布局方式，这些布局方式减少钝化层所带来的压力(stress)，且顶部金属层设置于钝化层的挖空图案区的下方，能够达到保护下方元件(例如内金属层)的效果。此外，以条状、片状或环状来设计顶部金属层的布局来作为钝化层与半导体基底间的缓冲结构，亦可减少在后段工艺中产生不等向的压力，避免下层的元件产生压阻效应。传统半导体装置的薄膜电阻器的电阻值漂移率过大的原因主要来自压阻效应的贡献，通过本发明的半导体装置结构的钝化层与顶部金属层的布局可以避免位于钝化层下方的元件产生压阻效应，因此，本发明的半导体装置的薄膜电阻器的电阻值的漂移率低于传统的半导体装置的薄膜电阻器。例如，本发明的半导体装置的薄膜电阻器的电阻值漂移的公差(tolerance)小于5％，传统半导体装置的薄膜电阻器的电阻值漂移的公差则大于10％。
附图说明
图1A显示根据一些实施例，半导体装置结构的剖面示意图。
图1B显示根据一些实施例，如图1A所示的半导体装置结构中钝化层和顶部金属层的布局的上视图。
图2A显示根据一些实施例，半导体装置结构的剖面示意图。
图2B显示根据一些实施例，如图2A所示的半导体装置结构中钝化层和顶部金属层的布局的上视图。
图3A～图3B显示根据一些实施例，半导体装置结构中钝化层的布局的上视图。
图4A显示根据一些实施例，内金属层的剖面示意图。
图4B显示根据一些实施例，如图4A所示的内金属层的布局的上视图。
附图标号：
100～半导体基底；
110～多晶硅层；
120～介电层；
130、213、260～引线孔；
210～内金属层；
220～顶部金属层；
222～第一部分；
224～第二部分；
230～钝化层；
232～第一钝化部分；
232a、232b、211a、212a～区块；
234～第二钝化部分；
240～层间介电层；
250～挖空图案；
252～第一挖空区；
254～第二挖空区；
256～连接部；
300～半导体装置结构。
具体实施方式
以下针对本发明的半导体装置结构的布局作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式尽为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
必需了解的是，为特别描述或图示的元件可以被此所述领域技术人员所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板上，或指其它层或基板之间夹设其它层。
此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。
注意本发明是揭露半导体装置结构中钝化层与顶部金属层的布局的实施例，且上述实施例可被包含于例如微处理器、存储元件及/或其他元件的集成电路(IC)中。上述集成电路(IC)也可包括不同的被动和主动微电子元件，例如薄膜电阻(thin-filmresistor)、其他类型电容(例如金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP))、电感、二极管、金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor field-effect transistors,MOSFETs)、互补式MOS晶体管、双载子接面晶体管(BJTs)、横向扩散型MOS晶体管(LDMOS)、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域相关技术人员可以了解也可使用其他类型的半导体元件。
本发明欲解决半导体装置中薄膜电阻器的电阻值漂移率过大的问题，而本发明所举的实施例是利用半导体装置中钝化层和顶部金属层之间的布局来减轻后段工艺中产生不等向的压力，避免下层的元件(例如为薄膜电阻器)产生压阻效应。
参阅图1A，图1A显示根据一些实施例，半导体装置结构300的剖面示意图。半导体装置结构300包含半导体基底100。半导体基底100包含硅。或者，半导体基底100可包含其他元素半导体，也可包含化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenic)、砷化铟(indium arsenide)及磷化铟(indium phosphide)。半导体基底100可包含合金半导体，例如硅锗(silicon germanium)、硅锗碳(silicon germaniumcarbide)、砷磷化镓(gallium arsenic phosphide)及铟磷化镓(gallium indium phosphide)。在一些实施例，半导体基底100包含外延层，例如，半导体基底100具有位于半导体块材上的外延层。再者，半导体基底100可包含绝缘上覆半导体(semiconductor-on-insulator,SOI)结构。例如，半导体基底100可包含下埋氧化(buriedoxide,BOX)层，其通过例如植氧分离(separation by implanted oxide,SIMOX)或其他适合的技术，例如晶圆接合(bonding)和研磨工艺来形成。
半导体基底100也包含各种p型掺杂区及/或n型掺杂区，其通过例如离子注入及/或扩散工艺来植入。这些掺杂区包含n型井区、p型井区、轻掺杂区(light dopedregion,LDD)、重掺杂源极和漏极(S/D)及各种通道掺杂轮廓来组成各种不同的IC装置，例如互补式金属氧化物半导体场效应晶体管(CMOSFET)、影像传感器，及/或薄膜电阻。半导体基底100可更包含其他元件，例如形成于基底内或基底上的电阻器或电容器。
半导体基底100也可包含隔离部件。隔离部件将半导体基底100内各种不同的装置区隔开。隔离部件包含由不同工艺技术形成的不同结构，例如，隔离部件可包含浅沟槽隔离(shallow trench isolation,STI)部件。形成STI可包含在半导体基底100刻蚀出沟槽及在沟槽内填入绝缘材料，例如氧化硅、氮化硅、氮氧化硅或上述组合。填完后的沟槽可具有多层结构，例如将热氧化衬层和氮化硅填入沟槽。可实施化学机械研磨(chemical mechanical polishing,CMP)来研磨多余的绝缘材料和平坦化隔离部件的上表面。
半导体装置结构300包含多晶硅层110和介电层120。如图1A所示，介电层120设置于半导体基底110上，多晶硅层110设置于半导体基底110上且位于介电层120内。多晶硅层110由含硅气体制成，含硅气体包含二氯硅烷(dichlorosilane,DCS)、硅烷(SiH4)、甲基硅烷(SiCH6)及其他适合的气体或其组合。多晶硅层110可通过化学气相沉积(chemical vapor deposition,CVD)工艺、物理气相沉积(physical vapor deposition,PVD)工艺或其他适合的工艺来形成。介电层120由氮化硅、氮氧化硅、碳化硅、氧化硅、氮碳化硅、其他适合的材料或其组合制成，介电层120可通过沉积工艺形成。沉积工艺包含化学气相沉积、物理气相沉积、原子层沉积(atomic layer deposition,ALD)、高密度等离子体化学气相沉积(high density plasma CVD,HDPCVD)、金属有机化学气相沉积(metal organic CVD,MOCVD)、遥控式等离子体化学气相沉积(remoteplasma CVD,RPCVD)、等离子体增强型化学气相沉积(PECVD)、电镀(plating)、其他合适的方法或前述的组合。在一些实施例，多晶硅层110具有许多图案化区块，其中一部分可作为半导体装置结构130的栅极结构(未绘示)，另一部分可构成薄膜电阻器。在一些实施例，多晶硅层110亦可用其他半导体材料取代。
半导体装置结构300包含引线孔(via)130，如图1A所示，引线孔130设置于多晶硅层110上且位于介电层120内，其用来电连接多晶硅层110与位于多晶硅层110上方的内金属层(internal metal layer)210。引线孔130包含导电材料，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(titanium nitride,TiN)、氮化钽(tantalum nitride,TaN)、硅化镍(nickel silicide,NiSi)、硅化钴(cobalt silicide,CoSi)、碳化钽(tantulum carbide,TaC)、硅氮化钽(tantulum silicide nitride,TaSiN)、碳氮化钽(tantalum carbide nitride,TaCN)、铝化钛(titanium aluminide,TiAl)，铝氮化钛(titanium aluminide nitride,TiAlN)、其他适合的导电材料或前述的组合。在一些实施例，如图1A所示，部分的多晶硅层110并未电连接至内金属层210，亦即，部分的多晶硅层110上并未设置引线孔130。
半导体装置结构300更包含顶部金属层220、引线孔(via)260及层间介电层(interlayer dielectric,ILD)240。如图1A所示，层间介电层240设置于介电层120上方。内金属层210设置于多晶硅层110上，并经由引线孔130电连接至多晶硅层110。顶部金属层220设置于内金属层210上，且通过引线孔260与内金属层210电连接。内金属层210、引线孔260及顶部金属层220可视为半导体装置结构300的内连线结构。
内金属层210、引线孔260及顶部金属层220的形成可包含镶嵌工艺(damasceneprocess)，其在层间介电层240内先形成沟槽及引线孔的开口，接着在沟槽及引线孔的开口内填充金属材料。金属材料可通过电化学电镀工艺、化学气相沉积、原子层沉积、物理气相沉积、前述的组合或类似的方式形成，金属材料可选自于由铜、钨、铝、银、金、前述的组合，或类似的材料所组成的群组。虽然在图1A仅绘示一层内金属层210，但在其他的一些实施例，内金属层210更包含多层金属和引线孔结构，本发明的范畴并非以此为限。
此外，层间介电层240可包含由多个介电材料形成的多层结构，如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼磷硅玻璃(borophosphosilicate glass,BPSG)、低介电常数(low-k)介电材料或其他适合的介电材料。低介电常数介电材料包含氟化石英玻璃(fluorinated silica glass,FSG)、碳掺杂氧化硅(carbon doped silicon oxide)、无定形氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、对苯并环丁烯(bis-benzocyclobutenes,BCB)、聚亚酰胺(polyimide)，但并不限于此。层间介电层240可通过化学气相沉积、物理气相沉积、原子层沉积、旋转涂布或其他适合的工艺来形成。应注意的是，层间介电层240可为多种材料形成的单层或多层结构，本发明的范畴并非以此为限。
如图1A所示，顶部金属层220包含第一部分222和第二部分224。在一些实施例，第一部分222完全覆盖内金属层210，亦即，第一部分222的投影区域完全覆盖内金属层210的投影区域。第二部分224围绕第一部分222，且通过层间介电层240与第一部分222隔开。在一些实施例，由上视角度观之，第一部分222为一实心矩形区块，第二部分224为一环形区块。虽然在图1A仅绘示顶部金属层220包含两区块，但在其他的一些实施例，顶部金属层220的第二部分224可更包含两个以上的环形区块，第一部分222亦包含其他实心形状，本发明的范畴并非以此为限。在一些实施例，内金属层210通过引线孔260与顶部金属层220的第一部分222电连接。在一些实施例，顶部金属层220的第二部分224未与内金属层210电连接。
如图1A所示，半导体装置结构300更包含钝化层230设置于顶部金属层220的上方。钝化层230由氧化物形成，例如氧化硅、未掺杂的硅酸盐玻璃(un-doped silicateglass,USG)、或类似的氧化物。此外，钝化层230亦可为复合材料层，例如钝化层230包含氧化硅层，以及在此氧化硅层上的氮化硅层所组成的复合材料层。
在一些实施例，钝化层230包含第一钝化部分232及第二钝化部分234，钝化层230内具有挖空图案250以露出下方的顶部金属层220。挖空图案250的形成包含使用光刻图案化工艺和刻蚀工艺。光刻图案化工艺包含光阻涂布(例如旋转涂布)、软烤、掩膜对位、曝光、曝后烤、将光阻显影、冲洗、干燥(例如硬烤)、其他合适的工艺或前述的组合。另外，光刻曝光工艺可由其他适当的方法，例如无遮罩光刻、电子束写入(electron-beam writing)及离子束写入(ion-beam writing)进行或取代。刻蚀工艺包含干刻蚀、湿刻蚀或其他刻蚀方法。
接下来，参阅图1A及图1B，图1B显示根据一些实施例，如图1A所示的半导体装置结构300中钝化层230和顶部金属层220布局的上视图。为清楚显示钝化层230、挖空图案250与顶部金属层220的布局，在图1B中省略了其他的元件。
在一些实施例，钝化层230的第一钝化部分232完全覆盖顶部金属层220的第一部分222，且覆盖部分的第二部分224。挖空图案250露出顶部金属层220的第二部分224。如图1B所示，第一钝化部分232的面积大于顶部金属层220的第一部分222的面积，第二钝化部分234的面积小于顶部金属层220的第二部分224的面积。在一些实施例，第一钝化部分232为一实心矩形区块，第二钝化部分234为一环形区块，且通过挖空图案250与第一钝化部分232隔开。虽然在图1A仅绘示钝化层230包含两个区块，但在其他的一些实施例，第二钝化部分234更包含两个以上的环形区块，第一钝化部分232亦包含其他实心形状区块，本发明的范畴并非以此为限。
挖空图案250的面积并无特别限制，在一些实施例，挖空图案250的面积与钝化层230的面积比约小于25％的范围间。
此外，如图1A所示，内金属层210未被顶部金属层220的第二部分224覆盖，亦未被第二钝化部分234覆盖。多晶硅层110未被顶部金属层220的第二部分224覆盖，亦未被第二钝化部分234覆盖。
接下来，参阅图2A～图2B，图2A显示根据另一些实施例，半导体装置结构300的剖面示意图。图2B显示根据一些实施例，如图2A所示的半导体装置结构300中钝化层230和顶部金属层200布局的上视图。为简洁说明的目的，图2A～图2B的元件与前述图1A～图1B相同或相似的元件省略不再重复叙述。
图2A所示的实施例与图1A所示的实施例的不同处在于钝化层230的布局。如图2A所示，在一些实施例，挖空图案250包含第一挖空区252及第二挖空区254。第一挖空区252露出部分位于钝化层230下方的顶部金属层220的第一部分222，第二挖空区254露出位于钝化层230下方的顶部金属层220的第二部分224。如图2B所示，第二挖空区254围绕第一挖空区252，且与第一挖空区252隔开。在一些实施例，第一钝化部分232覆盖顶部金属层220部分的第一部分222及部分的第二部分224。在此实施例中，顶部金属层220的第一部分222未被第一钝化部分232完全覆盖。如图2A所示，多晶硅层110对应到挖空图案250的第一挖空区252，亦即，多晶硅层110未被钝化层230覆盖。在此实施例中，第一钝化部分232为镂空的环形区块，且经由第一挖空区252露出了顶部金属层220的第一部分222。
第一挖空区252的面积并无特别限制，在一些实施例，第一挖空区252的面积与顶部金属层220的第一部分222的面积比约大于50％的范围间。
接下来，参阅图3A～图3B，图3A～图3B显示根据另一些实施例，半导体装置结构300的钝化层230的布局的上视图。为简洁说明目的，图3A～图3B仅绘示钝化层230所包含的区块及挖空图案250所包含的挖空区。
如图3A所示，在一些实施例，挖空图案250更包含一个或多个连接部256，第一挖空区252通过连接部256与第二挖空区254连接。在此实施例，第一钝化部分232由多个不连续的区块232a组成。如图3A所示，在一些实施例中，第一钝化部分232的每一个区块232a具有L形状。这些区块232a具有一旋转对称中心(center ofrotational symmetry)，使得这些区块232a所组成的图案(亦即，第一钝化部分232的布局)经由旋转360°/n(n为大于1的整数)后，能得到一样的图案。例如，在图3A所示的实施例中，第一钝化部分232的四个区块232a以四个区块232a的中心为旋转对称中心，并且旋转90°以后，可得到一样的图案。
如图3B所示，在另一些实施例，可刻蚀移除图2B的环形的第一钝化部分232的角落，使第一挖空区252与第二挖空区254连接，亦即，第一钝化部分232的角落被刻蚀移除的部分可视为连接区256。在此实施例，第一钝化部分232由多个不连续的区块232b组成。如图3B所示，第一钝化部分232的每一个区块232b为矩形。这些区块232b具有一旋转对称中心，使得这些区块232b所组成的图案(亦即，第一钝化部分232的布局)经由旋转360°/n(n为大于1的整数)后，能得到一样的图案。例如，在图3B所示的实施例中，第一钝化部分232的四个区块232b以四个区块232b的中心为旋转对称中心，并且旋转90°以后，可得到一样的图案。
虽然图3A～图3B的实施例仅绘示第一钝化部分232具有四个区块，但在其他的一些实施例，第一钝化部分232更包含其他不同数目的区块，且每一个区块亦包含其他形状，本发明的范畴并非以此为限。
参阅图4A～图4B，图4A显示根据一些实施例，内金属层的剖面示意图，图4B显示根据一些实施例，如图4A所示的内金属层的布局的上视图。为简洁说明目的，图4B仅绘示内金属层210包含的第一内金属层211及第二内金属层212所包含的复数区块。
在一些实施例，如图4A所示，内金属层210包含第一内金属层211、设置于第一内金属层211上的第二内金属层212及引线孔213，第一内金属层211与第二内金属层212通过层间介电层240隔开，且通过引线孔213连结。如图4B所示，在一些实施例，第一内金属层211和第二内金属层212由多个不连续的区块组成，例如，第一内金属层211由多个沿第一方向延伸的区块211a组成，第二内金属层212由多个沿第二方向延伸的区块212a组成，第一分向与第二方向垂直。在一些实施例，区块211a及区块212a的形状包含片状、条状、块状或上述组合。在一些实施例，区块211a及区块212a彼此垂直，在一些实施例，区块211a及区块212a可彼此平行。另外，如图4A所示，一部分的区块212a通过引线孔与区块211a连接，一部分的区块212a未与区块211a连接。在一些实施例，一部分的区块211a及区块212a亦可以设置在顶部金属层220的第二部分224的正下方，并且经由引线孔213与顶部金属层220的第二部分224连接。
虽然图4A～图4B的实施例仅绘示内金属层210包含第一内金属层211、第二内金属层212及引线孔213，但在其他的一些实施例，内金属层210更包含其他金属层或引线孔，且每一金属层亦由片状、条状、块状或上述组合的区块所组成，本发明的范畴并非以此为限。
本发明的实施例所示的半导体装置结构的钝化层具有各种挖空图案的布局方式，这些布局方式减少钝化层所带来的压力(stress)，且顶部金属层设置于钝化层的挖空图案区的下方，能够达到保护下方元件(例如内金属层)的效果。此外，以条状、片状或环状来设计顶部金属层的布局来作为钝化层与半导体基底间的缓冲结构，亦可减少在后段工艺中产生不等向的压力，避免下层的元件产生压阻效应。传统半导体装置的薄膜电阻器的电阻值漂移率过大的原因主要来自压阻效应的贡献，通过本发明的半导体装置结构的钝化层与顶部金属层的布局可以避免位于钝化层下方的元件产生压阻效应，因此，本发明的半导体装置的薄膜电阻器的电阻值的漂移率低于传统的半导体装置的薄膜电阻器。例如，本发明的半导体装置的薄膜电阻器的电阻值漂移的公差(tolerance)小于5％，传统半导体装置的薄膜电阻器的电阻值漂移的公差则大于10％。
虽然本发明的实施例及其优点已发明如上，但应该了解的是，任何所属领域相关技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属领域相关技术人员可从本发明发明内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (20)

1.一种半导体装置结构，其特征在于，包括：
一半导体基底；
一内金属层，设置于该半导体基底上；
一顶部金属层，设置于该内金属层上，其中该顶部金属层具有一第一部分及一第二部分，其中该第一部分完全覆盖该内金属层，该第二部分围绕该第一部分，且该第一部分与该第二部分隔开；以及
一钝化层，设置于该顶部金属层上，其中该钝化层具有一挖空图案，以露出该顶部金属层。
2.如权利要求1所述的半导体装置结构，其特征在于，更包括：
一多晶硅层，位于该半导体基底与该内金属层间，其中该多晶硅层未被该顶部金属层的该第二部分覆盖。
3.如权利要求2所述的半导体装置结构，其特征在于，该挖空图案露出该顶部金属层的该第一部分，且该多晶硅层未被该钝化层覆盖。
4.如权利要求2所述的半导体装置结构，其特征在于，该挖空图案露出该顶部金属层的该第二部分，且该多晶硅层被该钝化层覆盖。
5.如权利要求2所述的半导体装置结构，其特征在于，该多晶硅层的一部分为薄膜电阻器。
6.如权利要求1所述的半导体装置结构，其特征在于，该内金属层并未被该顶部金属层的该第二部分覆盖。
7.如权利要求1所述的半导体装置结构，其特征在于，该挖空图案包括：
一第一挖空区；以及
一第二挖空区，其中该第二挖空区围绕该第一挖空区。
8.如权利要求7所述的半导体装置结构，其特征在于，该第一挖空区露出该顶部金属层的该第一部分，该第二挖空区露出该顶部金属层的该第二部分。
9.如权利要求7所述的半导体装置结构，其特征在于，该挖空图案更包括：
一连接部，其中该第一挖空区与该第二挖空区通过该连接部连接。
10.如权利要求1所述的半导体装置结构，其特征在于，该内金属层包括：
一第一内金属层；以及
一第二内金属层，设置于该第一内金属层上，其中该第一内金属层及该第二内金属层由不连续的区块组成。
11.如权利要求10所述的半导体装置结构，其特征在于，该第一内金属层与该第二内金属层垂直。
12.一种半导体装置结构，其特征在于，包括：
一半导体基底；
一内金属层，设置于该半导体基底上；
一顶部金属层，设置于该内金属层上；以及
一钝化层，设置于该顶部金属层上，该钝化层包括一第一钝化部分和一第二钝化部分与该第一钝化部分隔开，其中该第二钝化部分围绕该第一钝化部分，且该第一钝化部分与该第二钝化部分间的空隙露出该顶部金属层。
13.如权利要求12所述的半导体装置结构，其特征在于，该顶部金属层具有一第一部分及一第二部分，其中该第一部分完全覆盖该内金属层，该第二部分围绕该第一部分，且该第一部分与该第二部分隔开。
14.如权利要求13所述的半导体装置结构，其特征在于，该钝化层的该第一钝化部分覆盖该顶部金属层的该第一部分及一部分的该顶部金属层的该第二部分。
15.如权利要求14所述的半导体装置结构，其特征在于，该钝化层的该第一钝化部分完全覆盖该顶部金属层的该第一部分。
16.如权利要求14所述的半导体装置结构，其特征在于，该顶部金属层的该第一部分未被该钝化层的该第一钝化部分完全覆盖。
17.如权利要求16所述的半导体装置结构，其特征在于，该钝化层的该第一钝化部分由多个不连续的区块组成。
18.如权利要求17所述的半导体装置结构，其特征在于，该些区块的每一个区块包括L型形状或矩形，该些区块排成一环形，且该些区块具有一旋转对称中心。
19.如权利要求14所述的半导体装置结构，其特征在于，该钝化层的该第一钝化部分包括环形。
20.如权利要求12所述的半导体装置结构，其特征在于，更包括：
一多晶硅层，设置于该半导体基底与该内金属层间，其中该多晶硅层未被该钝化层覆盖，且该多晶硅层的一部分为薄膜电阻器。
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