CN107179932A - 基于fpga高层次综合指令的优化方法及其系统 - Google Patents
基于fpga高层次综合指令的优化方法及其系统 Download PDFInfo
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Abstract
本发明公开了一种基于FPGA高层次综合指令的优化方法及其系统，方法包括：对源程序的源代码进行预处理；对预处理后的源代码进行参数提取；对提取得到的参数进行编码；对编码后的参数进行设置，生成可执行文件；将所述可执行文件送入HLS工具中运行，得到运行结果；根据所述运行结果提取报表数据；根据所述报表数据判断所述运行结果是否满足预设条件；若是，则输出运行结果，得到优化方案；根据所述优化方案提取硬件描述语言；将所述硬件描述语言烧写至FPGA开发板上。本发明可以满足需要硬件加速的各种算法的通用性，方便软硬件开发人员进行相关的开发，可以大大缩短FPGA的硬件工程项目的开发周期，规避传统硬件描述语言的弊端。
Description
技术领域
本发明涉及计算机技术领域，尤其涉及一种基于FPGA高层次综合指令的优化方法及其系统。
背景技术
近年来，深度学习的热潮持续发展，进行深度学习时，深度学习模型对精度和计算能力要求非常高，只有通过更好的硬件来加速才能满足要求。FPGA(FieldProgrammableGate Array，现场可编程门阵列)具有可编程和配置灵活等优点，相对于只注重计算速度和指令固定的GPU(Graphics Processing Unit，图形处理器)来说，具有较大的优势。
HLS(High Level Synthesis，高层次综合)工具克服了传统硬件描述语言开发难度大、周期长等缺点，让软件开发人员不必过多关注硬件知识就能设计出较好的硬件加速算法。但是，由于各个源程序存在着相关性和不确定性，HLS指令可调参数众多，以及指令效果未知等情况，使得开发难度加大，这就急需一种通用的指令优化方法来满足当前各种需要硬件加速的算法。
发明内容
本发明所要解决的技术问题是：提供一种通用的基于FPGA高层次综合指令的优化方法及其系统。
为了解决上述技术问题，本发明采用的技术方案为：
一种基于FPGA高层次综合指令的优化方法，包括：
对源程序的源代码进行预处理；
对预处理后的源代码进行参数提取；
对提取得到的参数进行编码；
对编码后的参数进行设置，生成可执行文件；
将所述可执行文件送入HLS工具中运行，得到运行结果；
根据所述运行结果提取报表数据；
根据所述报表数据判断所述运行结果是否满足预设条件；
若是，则输出运行结果，得到优化方案；
根据所述优化方案提取硬件描述语言；
将所述硬件描述语言烧写至FPGA开发板上。
本发明采用的另一技术方案为：
一种基于FPGA高层次综合指令的优化系统，包括：
预处理模块，用于对源程序的源代码进行预处理；
第一提取模块，用于对预处理后的源代码进行参数提取；
编码模块，用于对提取得到的参数进行编码；
生成模块，用于对编码后的参数进行设置，生成可执行文件；
运行模块，用于将所述可执行文件送入HLS工具中运行，得到运行结果；
第二提取模块，用于根据所述运行结果提取报表数据；
判断模块，用于根据所述报表数据判断所述运行结果是否满足预设条件；
输出模块，用于若是，则输出运行结果，得到优化方案；
第三提取模块，用于根据所述优化方案提取硬件描述语言；
烧写模块，用于将所述硬件描述语言烧写至FPGA开发板上。
本发明的有益效果在于：通过对源代码进行预处理、参数提取和编码，生成可执行文件，然后送入HLS工具中运行，得到优化方案，然后根据优化方案提取硬件描述语言并烧写至FPGA开发板上，可以满足需要硬件加速的各种算法的通用性，方便软硬件开发人员进行相关的开发，可以大大缩短FPGA的硬件工程项目的开发周期，规避传统硬件描述语言的弊端。
附图说明
图1为本发明的基于FPGA高层次综合指令的优化方法的流程图；
图2为本发明实施例一的基于FPGA高层次综合指令的优化方法的流程图；
图3为本发明的基于FPGA高层次综合指令的优化系统的示意图；
图4为本发明的实施例二的基于FPGA高层次综合指令的优化系统的示意图。
标号说明：
1、预处理模块；2、第一提取模块；3、编码模块；4、生成模块；5、运行模块；6、第二提取模块；7、判断模块；8、输出模块；9、第三提取模块；
10、烧写模块；11、重新设置模块；12、继续执行模块。
具体实施方式
为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。
本发明最关键的构思在于：对源代码进行预处理、参数提取和编码，生成可执行文件，然后送入HLS工具中运行，得到优化方案，然后根据优化方案提取硬件描述语言并烧写至FPGA开发板上。
请参照图1，一种基于FPGA高层次综合指令的优化方法，包括：
对源程序的源代码进行预处理；
对预处理后的源代码进行参数提取；
对提取得到的参数进行编码；
对编码后的参数进行设置，生成可执行文件；
将所述可执行文件送入HLS工具中运行，得到运行结果；
根据所述运行结果提取报表数据；
根据所述报表数据判断所述运行结果是否满足预设条件；
若是，则输出运行结果，得到优化方案；
根据所述优化方案提取硬件描述语言；
将所述硬件描述语言烧写至FPGA开发板上。
从上述描述可知，本发明的有益效果在于：通过对源代码进行预处理、参数提取和编码，生成可执行文件，然后送入HLS工具中运行，得到优化方案，然后根据优化方案提取硬件描述语言并烧写至FPGA开发板上，可以满足需要硬件加速的各种算法的通用性，方便软硬件开发人员进行相关的开发，可以大大缩短FPGA的硬件工程项目的开发周期，规避传统硬件描述语言的弊端。
进一步的，所述对预处理后的源代码进行参数提取具体为：对预处理后的源代码中的循环语句、数组、函数、接口、循环嵌套深度以及相关性进行提取。
由上述描述可知，首先提取出相关的参数，方便后续进行分析和处理。
进一步的，所述根据所述报表数据判断所述运行结果是否满足预设条件具体为：根据所述报表数据判断所述运行结果是否满足预设的收敛性要求。
由上述描述可知，只有当运行结果满足收敛性要求时才输出优化方案，进行收敛性判断时可以采用MATLAB、Python或者编写的其他的收敛算法分析工具。
进一步的，当所述运行结果不满足预设的收敛性要求时，对编码后的参数重新进行设置，生成可执行文件；
继续执行所述将所述可执行文件送入HLS工具中运行，得到运行结果的步骤。
由上述描述可知，当运行结果不满足收敛性要求时，对参数重新进行设置后再送入HLS工具运行，重新设置参数时，可以对参数进行微调。
进一步的，所述将所述可执行文件送入HLS工具中运行具体包括：
将所述可执行文件送入HLS工具中运行；
将运行得到的中间参数继续送入HLS工具中继续运行；
判断运行次数是否达到预设次数；
若否，则继续执行所述将运行得到的中间参数继续送入HLS工具中继续运行的步骤。
由上述描述可知，在HLS工具中迭代一定次数后才进行收敛性的判断，迭代次数可以根据需要进行设置。
进一步的，所述硬件描述语言包括Verilog语言和VHDL语言。
进一步的，所述可执行文件为TCL脚本文件。
请参照图3，本发明涉及的另一技术方案为：
一种基于FPGA高层次综合指令的优化系统，包括：
预处理模块，用于对源程序的源代码进行预处理；
第一提取模块，用于对预处理后的源代码进行参数提取；
编码模块，用于对提取得到的参数进行编码；
生成模块，用于对编码后的参数进行设置，生成可执行文件；
运行模块，用于将所述可执行文件送入HLS工具中运行，得到运行结果；
第二提取模块，用于根据所述运行结果提取报表数据；
判断模块，用于根据所述报表数据判断所述运行结果是否满足预设条件；
输出模块，用于若是，则输出运行结果，得到优化方案；
第三提取模块，用于根据所述优化方案提取硬件描述语言；
烧写模块，用于将所述硬件描述语言烧写至FPGA开发板上。
进一步的，所述第一提取模块具体用于对预处理后的源代码中的循环语句、数组、函数、接口、循环嵌套深度以及相关性进行提取。
进一步的，所述判断模块具体用于根据所述报表数据判断所述运行结果是否满足预设的收敛性要求。
进一步的，还包括：
重新设置模块，用于当所述运行结果不满足预设的收敛性要求时，对编码后的参数重新进行设置，生成可执行文件；
继续执行模块，用于继续执行所述将所述可执行文件送入HLS工具中运行，得到运行结果的步骤。
进一步的，所述运行模块具体包括：
运行单元，用于将所述可执行文件送入HLS工具中运行；
第一继续运行单元，用于将运行得到的中间参数继续送入HLS工具中继续运行；
判断单元，用于判断运行次数是否达到预设次数；
第二继续运行单元，用于若否，则继续执行所述将运行得到的中间参数继续送入HLS工具中继续运行的步骤。
进一步的，所述硬件描述语言包括Verilog语言和VHDL语言。
进一步的，所述可执行文件为TCL脚本文件。
实施例一
请参照图1及图2，本发明的实施例一为：
一种基于FPGA高层次综合指令的优化方法，可以满足需要硬件加速的各种算法的通用性，包括：
S1、对源程序的源代码进行预处理。例如，通过智能分析和修改源代码，采取一定的优化策略去除相关性以满足并行处理的要求。HLS可以在循环内、函数之间并行展开，由于在调度过程中，for循环间不会实现逻辑操作和函数并行化，所以为实现并行处理，只能将其放在不同的函数中。此外，还有内联函数的处理和数据结构的处理等等都放在预处理的优化策略里。
S2、对预处理后的源代码进行参数提取。具体的：对预处理后的源代码中的循环语句、数组、函数、接口、循环嵌套深度以及相关性进行提取。一段程序中主要有循环、函数、数组和接口，循环及函数都有不同的嵌套层数，程序中还存在相关性的问题，从而会影响并行处理的效率。所以，本发明首先需要进行相关参数的提取才能进行后续的分析和处理。
S3、对提取得到的参数进行编码。对提取到的参数进行编码使之能够适应后续的优化算法，例如采用启发式算法进行优化时，需要对高层次综合指令和提取得到的参数进行编码。
S4、对编码后的参数进行设置，生成可执行文件。例如采用启发式算法进行优化时，对启发式算法中需要用到的参数进行设置，生成TCL脚本文件，TCL脚本文件是HLS工具在命令行下可调取的可执行文件。
S5、将所述可执行文件送入HLS工具中运行，得到运行结果。本实施例中，步骤S5具体包括：
S51、将所述可执行文件送入HLS工具中运行。
S52、将运行得到的中间参数继续送入HLS工具中继续运行。
S53、判断运行次数是否达到预设次数；若是，则进行步骤S6；若否，则进行步骤S54。运行的预设次数可以根据需要进行设置，此优化过程是一个迭代的过程。
S54、继续执行所述将运行得到的中间参数继续送入HLS工具中继续运行的步骤。
S6、根据所述运行结果提取报表数据。提取报表数据主要是提取时延、资源利用率等数据，在每运行一次之后都可以进行报表数据的提取，为下一次迭代提供数据分析参考。
S7、根据所述报表数据判断所述运行结果是否满足预设条件，若是，则进行步骤S8；若否，则进行步骤S9。本实施例中，即判断运行结果是否满足收敛性要求，进行收敛性分析时可以由MATLAB、Python或者编写的其他收敛算法分析工具来分析。除了收敛性分析，还进行时延和资源利用率以及适应度等进行分析。
S8、输出运行结果，得到优化方案。
S9、对编码后的参数重新进行设置，生成可执行文件，并返回步骤S5。
S10、根据所述优化方案提取硬件描述语言。所述硬件描述语言包括Verilog语言和VHDL语言，当然也可以是其他的硬件描述语言。
S11、将所述硬件描述语言烧写至FPGA开发板上。
本实施例中所述的基于FPGA高层次综合指令的优化方法可以在一定程度上满足需要硬件加速的各种算法的通用性，方便软硬件开发人员进行相应的开发，缩短开发周期，规避传统硬件描述语言的弊端。
实施例二
请参照图4，本发明的实施例二为一种基于FPGA高层次综合指令的优化系统，与上述实施例一的方法相对应，包括：
预处理模块1，用于对源程序的源代码进行预处理；
第一提取模块2，用于对预处理后的源代码进行参数提取；
编码模块3，用于对提取得到的参数进行编码；
生成模块4，用于对编码后的参数进行设置，生成可执行文件；
运行模块5，用于将所述可执行文件送入HLS工具中运行，得到运行结果；
第二提取模块6，用于根据所述运行结果提取报表数据；
判断模块7，用于根据所述报表数据判断所述运行结果是否满足预设条件；
输出模块8，用于若是，则输出运行结果，得到优化方案；
第三提取模块9，用于根据所述优化方案提取硬件描述语言；
烧写模块10，用于将所述硬件描述语言烧写至FPGA开发板上。
进一步的，所述第一提取模块2具体用于对预处理后的源代码中的循环语句、数组、函数、接口、循环嵌套深度以及相关性进行提取。
进一步的，所述判断模块7具体用于根据所述报表数据判断所述运行结果是否满足预设的收敛性要求。
进一步的，还包括：
重新设置模块11，用于当所述运行结果不满足预设的收敛性要求时，对编码后的参数重新进行设置，生成可执行文件；
继续执行模块12，用于继续执行所述将所述可执行文件送入HLS工具中运行，得到运行结果的步骤。
进一步的，所述运行模块5具体包括：
运行单元，用于将所述可执行文件送入HLS工具中运行；
第一继续运行单元，用于将运行得到的中间参数继续送入HLS工具中继续运行；
判断单元，用于判断运行次数是否达到预设次数；
第二继续运行单元，用于若否，则继续执行所述将运行得到的中间参数继续送入HLS工具中继续运行的步骤。
进一步的，所述硬件描述语言包括Verilog语言和VHDL语言。
进一步的，所述可执行文件为TCL脚本文件。
综上所述，本发明提供的一种基于FPGA高层次综合指令的优化方法及其系统，可以在一定程度上满足需要硬件加速的各种算法的通用性，方便软硬件开发人员进行相应的开发，缩短开发周期，规避传统硬件描述语言的弊端。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种基于FPGA高层次综合指令的优化方法，其特征在于，包括：
对源程序的源代码进行预处理；
对预处理后的源代码进行参数提取；
对提取得到的参数进行编码；
对编码后的参数进行设置，生成可执行文件；
将所述可执行文件送入HLS工具中运行，得到运行结果；
根据所述运行结果提取报表数据；
根据所述报表数据判断所述运行结果是否满足预设条件；
若是，则输出运行结果，得到优化方案；
根据所述优化方案提取硬件描述语言；
将所述硬件描述语言烧写至FPGA开发板上。
2.根据权利要求1所述的基于FPGA高层次综合指令的优化方法，其特征在于，所述对预处理后的源代码进行参数提取具体为：对预处理后的源代码中的循环语句、数组、函数、接口、循环嵌套深度以及相关性进行提取。
3.根据权利要求1所述的基于FPGA高层次综合指令的优化方法，其特征在于，所述根据所述报表数据判断所述运行结果是否满足预设条件具体为：根据所述报表数据判断所述运行结果是否满足预设的收敛性要求。
4.根据权利要求3所述的基于FPGA高层次综合指令的优化方法，其特征在于，
当所述运行结果不满足预设的收敛性要求时，对编码后的参数重新进行设置，生成可执行文件；
继续执行所述将所述可执行文件送入HLS工具中运行，得到运行结果的步骤。
5.根据权利要求1所述的基于FPGA高层次综合指令的优化方法，其特征在于，所述将所述可执行文件送入HLS工具中运行具体包括：
将所述可执行文件送入HLS工具中运行；
将运行得到的中间参数继续送入HLS工具中继续运行；
判断运行次数是否达到预设次数；
若否，则继续执行所述将运行得到的中间参数继续送入HLS工具中继续运行的步骤。
6.根据权利要求1所述的基于FPGA高层次综合指令的优化方法，其特征在于，所述硬件描述语言包括Verilog语言和VHDL语言。
7.根据权利要求1所述的基于FPGA高层次综合指令的优化方法，其特征在于，所述可执行文件为TCL脚本文件。
8.一种基于FPGA高层次综合指令的优化系统，其特征在于，包括：
预处理模块，用于对源程序的源代码进行预处理；
第一提取模块，用于对预处理后的源代码进行参数提取；
编码模块，用于对提取得到的参数进行编码；
生成模块，用于对编码后的参数进行设置，生成可执行文件；
运行模块，用于将所述可执行文件送入HLS工具中运行，得到运行结果；
第二提取模块，用于根据所述运行结果提取报表数据；
判断模块，用于根据所述报表数据判断所述运行结果是否满足预设条件；
输出模块，用于若是，则输出运行结果，得到优化方案；
第三提取模块，用于根据所述优化方案提取硬件描述语言；
烧写模块，用于将所述硬件描述语言烧写至FPGA开发板上。
9.根据权利要求8所述的基于FPGA高层次综合指令的优化系统，其特征在于，所述第一提取模块具体用于对预处理后的源代码中的循环语句、数组、函数、接口、循环嵌套深度以及相关性进行提取。
10.根据权利要求8所述的基于FPGA高层次综合指令的优化系统，其特征在于，所述判断模块具体用于根据所述报表数据判断所述运行结果是否满足预设的收敛性要求。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20170919 |
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| WD01 | Invention patent application deemed withdrawn after publication |