CN107015475B - 一种高速嵌入式实时伺服控制器及其硬件加速方法 - Google Patents
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Abstract
本发明公开了一种高速嵌入式实时伺服控制器及其硬件加速方法，包括NIOSII软核处理器、A/D采集芯片、D/A转换芯片、FLASH存储器、SDRAM存储器、上位机接口组件、具有加减乘除四种运算功能的PID算法算术运算硬核处理器，A/D采集芯片连接有A/D采集控制逻辑电路，D/A转换芯片连接有D/A转换控制逻辑电路，各部分之间通过Avalon总线通信；对伺服控制PID参数按照计算机整型数和浮点数组织形式，采用地址整合方法得到二进制浮点数表现形式，并将过程返回参数和所得到二进制浮点数表现形式的伺服控制参数传递到PID算法算术运算硬核处理器中，并执行PID算法加、减、乘、除四则运算，其结果回传到NIOSII软核处理器中进行处理，与现有技术相比，整个运算过程显著提高了运算的速度。
Description
技术领域
本发明涉及一种高速嵌入式实时伺服控制器及其硬件加速方法，属于高速伺服控制器设计技术领域，可广泛应用于高速气压、高速液压伺服控制器以及常规伺服控制器的设计与应用。
背景技术
伺服控制技术在气压驱动、液压驱动、振动控制技术方面应用广泛，其关键技术在于伺服控制器的设计，伺服控制器又以控制算法稳定性及其执行的实时性作为其性能优劣的评价标准。通常伺服控制器采用集成式总线控制器，如PXI/PXI-E总线控制器，这类控制器基于仪器总线卡模式构建，借助RT操作系统以及FPGA模块可实现实时PID伺服控制，但这类系统需借助于PXI机箱、A/D采集卡、D/A转换卡、FPGA高速运算卡完成控制器设计，体积庞大，功耗高，编程复杂，而且仅适合于地面控制模式，其PID控制环的运行速度通道仅达到10kHz～20kHz；对于特殊场合如航空、航天器、导弹等系统的气压或液压驱动伺服控制器，采用PXI总线卡模式设计控制器并不适合，只能采用嵌入式伺服控制器。嵌入式伺服控制器集成片上A/D、D/A、CPU、RAM存储器等资源，集成度高，功耗低，优越性明显。但是，常规嵌入式伺服控制器控制算法采用软件编程实现，利用CPU逐条取控制指令并执行指令、频繁响应A/D、D/A中断，使得CPU执行效率低下，PID控制环的执行速度低下，大量研究表明，制约PID控制环的执行速度高低的关键是算法中的算术运算，采用软件编码执行的PID相关算术运算因CPU主频不同，取指令、执行指令的周期长，通常执行一次运算耗费的时间达数百数千个时钟周期，全系统控制频率通常只能做到数百Hz左右，尤其对于具有多个PID环、多路A/D、D/A的复杂高速实时伺服控制需求，实现难度较大。
发明内容
本发明的目的就在于为了解决上述问题而提供一种高速嵌入式实时伺服控制器及其硬件加速方法，采用一种内嵌的全硬件执行流程实现伺服控制算法中的所有算术运算，相对以往基于软件编程实现的伺服控制算法，可显著提高控制环的速度。
本发明通过以下技术方案来实现上述目的：
一种高速嵌入式实时伺服控制器，包括NIOSII软核处理器、A/D采集芯片、D/A转换芯片、FLASH存储器、SDRAM存储器、上位机接口组件、具有加减乘除四种运算功能的PID算法算术运算硬核处理器，所述A/D采集芯片连接有A/D采集控制逻辑电路，所述D/A转换芯片连接有D/A转换控制逻辑电路，所述FLASH存储器连接有FLASH接口控制器，所述SDRAM存储器连接有SDRAM控制器，所述NIOSII软核处理器、所述PID算法算术运算硬核处理器、所述A/D采集控制逻辑电路、所述D/A转换控制逻辑电路、所述FLASH接口控制器、所述SDRAM控制器和所述上位机接口组件均挂在Avalon总线上。
作为本专利选择的一种技术方案，所述PID算法算术运算硬核处理器为一个或多个。
作为本专利选择的一种技术方案，所述PID算法算术运算硬核处理器包括整形数加法IP核、整形数减法IP核、整形数乘法IP核、整形数除法IP核、浮点数加法IP核、浮点数减法IP核、浮点数乘法IP核、浮点数除法IP核、与所述整形数加法IP核连接的整形数加法Avalon总线接口单元、与所述整形数减法IP核连接的整形数减法Avalon总线接口单元、与所述整形数乘法IP核连接的整形数乘法Avalon总线接口单元、与所述整形数除法IP核连接的整形数除法Avalon总线接口单元、与所述浮点数加法IP核连接的浮点数加法Avalon总线接口单元、与所述浮点数减法IP核连接的浮点数减法Avalon总线接口单元、与所述浮点数乘法IP核连接的浮点数乘法Avalon总线接口单元、与所述浮点数除法IP核连接的浮点数除法Avalon总线接口单元。
作为本专利选择的一种技术方案，所述NIOSII软核处理器的时钟频率为50MHz～150MHz。
作为本专利选择的一种技术方案，所述A/D采集芯片为同步采集芯片或异步采集芯片，所述D/A转换芯片为同步转换芯片或异步转换芯片。
作为本专利选择的一种技术方案，所述A/D采集控制逻辑电路具备与Avalon总线连接的Avalon总线从属设备接口和与A/D采集芯片连接的A/D转换时序逻辑接口，所述D/A转换控制逻辑电路具备与Avalon总线连接的Avalon总线从属设备接口和与D/A转换芯片连接的D/A转换时序逻辑接口。
作为本专利选择的一种技术方案，所述上位机接口组件为COM串口通信组件、USB通信组件、LAN通信组件、CAN总线通信组件中的一种。
作为本专利选择的一种技术方案，所述NIOSII软核处理器通过所述上位机接口组件实现与外部计算机的通信，实现PID控制参数以及控制过程数据的上下位机传递。
根据上述内容得到一种高速嵌入式实时伺服控制器的硬件加速方法：
利用NIOSII软核处理器对伺服控制P、I、D参数按照计算机整型数和浮点数组织形式，采用地址整合方法得到二进制浮点数表现形式；
将过程返回参数和所得到二进制浮点数表现形式的伺服控制参数传递到外挂在Avalon总线上的PID算法算术运算硬核处理器中，并执行PID算法加、减、乘、除四则运算，其结果读入到所述NIOSII软核处理器中进行处理。
进一步地，在数据处理过程中利用FLASH存储器存储PID伺服控制程序，利用SDRAM存储器存储PID伺服控制过程数据。
本发明的有益效果在于：
本发明采用纯硬件执行所有PID算术运算，实现过程简单，计算过程不需CPU参与，在10余个时钟周期内便可完成加、减、乘、除运算，显著提高运算的速度。
附图说明
图1是本发明的硬件结构示意框图；
图2是本发明所述算术运算硬核的结构示意框图；
图3是的PID算法的PID计算参数与计算结果的总线传输图。
具体实施方式
下面结合附图对本发明作进一步说明：
如图1所示，本发明由Altera FPGA采用SOPC构建片上嵌入式硬件系统，硬件系统包括NIOSII软核处理器、A/D采集芯片、D/A转换芯片、FLASH存储器、SDRAM存储器、上位机接口组件、具有加减乘除四种运算功能的PID算法算术运算硬核处理器，A/D采集芯片连接有A/D采集控制逻辑电路，D/A转换芯片连接有D/A转换控制逻辑电路，FLASH存储器连接有FLASH接口控制器，SDRAM存储器连接有SDRAM控制器，NIOSII软核处理器、PID算法算术运算硬核处理器、A/D采集控制逻辑电路、D/A转换控制逻辑电路、FLASH接口控制器、SDRAM控制器和上位机接口组件均挂在Avalon总线上，以实现PID控制算法的全硬件实现，该结构适合于需要高速实时嵌入式伺服控制的场合。
如图2所示，PID算法算术运算硬核处理器的算数运算满足整型数加、减、乘、除四则运算，单精度、双精度加、减、乘、除法四则运算，它包括整形数加法IP核、整形数减法IP核、整形数乘法IP核、整形数除法IP核、浮点数加法IP核、浮点数减法IP核、浮点数乘法IP核、浮点数除法IP核、与整形数加法IP核连接的整形数加法Avalon总线接口单元、与整形数减法IP核连接的整形数减法Avalon总线接口单元、与整形数乘法IP核连接的整形数乘法Avalon总线接口单元、与整形数除法IP核连接的整形数除法Avalon总线接口单元、与浮点数加法IP核连接的浮点数加法Avalon总线接口单元、与浮点数减法IP核连接的浮点数减法Avalon总线接口单元、与浮点数乘法IP核连接的浮点数乘法Avalon总线接口单元、与浮点数除法IP核连接的浮点数除法Avalon总线接口单元。
PID算法算术运算硬核处理器包含整型、浮点型四则运算功能，在功能实现方法上，采用了对整型、浮点型加、减、乘、除的IP核例化调用，并在IP核外部增加Avalon总线读写接口信号进行IP核的二次封装，封装完成后形成独立功能组件作为一个外设挂在Avalon总线上，实现NIOSII软核处理器作为主控设备通过Avalon总线向封装后的IP算术运算硬核传递伺服控制的过程运算变量并通过Avalon总线直接获取PID闭环控制的运算结果。
作为本专利选择的一种技术方案，PID算法算术运算硬核处理器为一个或多个。根据伺服控制算法的不同任务需求，可由单片FPGA包含多个NIOSII软核处理器、多片A/D采集芯片和D/A转换芯片、多个PID算法算术运算硬核处理器，组建多个PID实时控制通道。
作为本专利选择的一种技术方案，NIOSII软核处理器是通过FPGA SOPC工具生成的软核，其时钟频率为50MHz～150MHz。
作为本专利选择的一种技术方案，A/D采集芯片为同步采集芯片或异步采集芯片，D/A转换芯片为同步转换芯片或异步转换芯片，具体采用哪种类别的芯片取决于伺服控制的具体需求。
作为本专利选择的一种技术方案，A/D采集控制逻辑电路具备与Avalon总线连接的Avalon总线从属设备接口和与A/D采集芯片连接的A/D转换时序逻辑接口，D/A转换控制逻辑电路具备与Avalon总线连接的Avalon总线从属设备接口和与D/A转换芯片连接的D/A转换时序逻辑接口。A/D采集控制逻辑电路是采用Verilog/VHDL硬件描述语言生成的硬核，该硬核根据伺服控制器选取的A/D采集芯片不同而进行不同的设计；D/A转换控制逻辑电路是采用Verilog/VHDL硬件描述语言生成的硬核，该硬核根据伺服控制器选取的D/A转换芯片不同而进行不同的设计。
作为本专利选择的一种技术方案，上位机接口组件为COM串口通信组件、USB通信组件、LAN通信组件、CAN总线通信组件中的一种，具体选用哪种取决于伺服控制器与外部计算机的通信需求。
作为本专利选择的一种技术方案，NIOSII软核处理器通过上位机接口组件实现与外部计算机的通信，实现PID控制参数以及控制过程数据的上下位机传递。
根据上述内容得到一种高速嵌入式实时伺服控制器的硬件加速方法：
1)利用NIOSII软核处理器对伺服控制P、I、D参数按照计算机整型数和浮点数组织形式，采用地址整合方法得到二进制浮点数表现形式，在本发明中采用变量的地址与指针相结合的方法进行整型数、浮点数到二进制数据的转换；
2)将过程返回参数和所得到二进制浮点数表现形式的伺服控制参数传递到外挂在Avalon总线上的PID算法算术运算硬核处理器中，并执行PID算法加、减、乘、除四则运算，其结果读入到NIOSII软核处理器中进行处理。
在步骤2)中，NIOSII软核处理器是通过Avalon总线将伺服控制器PID运算过程参数传递到PID算法算术运算硬核处理器中的整形数加法IP核、整形数减法IP核、整形数乘法IP核、整形数除法IP核、浮点数加法IP核、浮点数减法IP核、浮点数乘法IP核、浮点数除法IP核，各IP核将加、减、乘、除硬件运算的结果通过Avalon总线回传到NIOSII软核CPU中。
在数据处理过程中利用FLASH存储器存储PID伺服控制程序，利用SDRAM存储器存储PID伺服控制过程数据。
整个高速嵌入式实时伺服控制器的硬件加速方法是通过NIOS IDE环境的开发平台实现，通过C语言表达，控制算法中的所有运算全采用纯硬件IP调用实现。凡是PID算法所涉及的加、减、乘、除四则运算均利用IOWR、IORD读写指令传递给Avalon总线上的PID算法算术运算硬核处理器执行，PID算法程序的PID计算参数与计算结果的总线传输图如图3所示。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围内。
Claims (9)
1.一种高速嵌入式实时伺服控制器，包括NIOSII软核处理器、A/D采集芯片、D/A转换芯片、FLASH存储器、SDRAM存储器和上位机接口组件，所述A/D采集芯片连接有A/D采集控制逻辑电路，所述D/A转换芯片连接有D/A转换控制逻辑电路，所述FLASH存储器连接有FLASH接口控制器，所述SDRAM存储器连接有SDRAM控制器，其特征在于：还包括具有加减乘除四种运算功能的PID算法算术运算硬核处理器，所述NIOSII软核处理器、所述PID算法算术运算硬核处理器、所述A/D采集控制逻辑电路、所述D/A转换控制逻辑电路、所述FLASH接口控制器、所述SDRAM控制器和所述上位机接口组件均挂在Avalon总线上；所述PID算法算术运算硬核处理器包括整形数加法IP核、整形数减法IP核、整形数乘法IP核、整形数除法IP核、浮点数加法IP核、浮点数减法IP核、浮点数乘法IP核、浮点数除法IP核、与所述整形数加法IP核连接的整形数加法Avalon总线接口单元、与所述整形数减法IP核连接的整形数减法Avalon总线接口单元、与所述整形数乘法IP核连接的整形数乘法Avalon总线接口单元、与所述整形数除法IP核连接的整形数除法Avalon总线接口单元、与所述浮点数加法IP核连接的浮点数加法Avalon总线接口单元、与所述浮点数减法IP核连接的浮点数减法Avalon总线接口单元、与所述浮点数乘法IP核连接的浮点数乘法Avalon总线接口单元、与所述浮点数除法IP核连接的浮点数除法Avalon总线接口单元。
2.根据权利要求1所述的高速嵌入式实时伺服控制器，其特征在于：所述PID算法算术运算硬核处理器为一个或多个。
3.根据权利要求1所述的高速嵌入式实时伺服控制器，其特征在于：所述NIOSII软核处理器的时钟频率为50MHz~150MHz。
4.根据权利要求1所述的高速嵌入式实时伺服控制器，其特征在于：所述A/D采集芯片为同步采集芯片或异步采集芯片，所述D/A转换芯片为同步转换芯片或异步转换芯片。
5.根据权利要求1所述的高速嵌入式实时伺服控制器，其特征在于：所述A/D采集控制逻辑电路具备与Avalon总线连接的Avalon总线从属设备接口和与A/D采集芯片连接的A/D转换时序逻辑接口，所述D/A转换控制逻辑电路具备与Avalon总线连接的Avalon总线从属设备接口和与D/A转换芯片连接的D/A转换时序逻辑接口。
6.根据权利要求1所述的高速嵌入式实时伺服控制器，其特征在于：所述上位机接口组件为 COM串口通信组件、USB通信组件、LAN通信组件、CAN总线通信组件中的一种。
7.根据权利要求1所述的高速嵌入式实时伺服控制器，其特征在于：所述NIOSII软核处理器通过所述上位机接口组件实现与外部计算机的通信，实现PID控制参数以及控制过程数据的上下位机传递。
8.根据权利要求1所述的一种高速嵌入式实时伺服控制器的硬件加速方法，其特征在于：
利用NIOSII软核处理器对伺服控制P、I、D参数按照计算机整型数和浮点数组织形式，采用地址整合方法得到二进制浮点数表现形式；
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9.根据权利要求8所述的硬件加速方法，其特征在于：在数据处理过程中利用FLASH存储器存储PID伺服控制程序，利用SDRAM存储器存储PID伺服控制过程数据。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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