CN106934457A - 一种可灵活时分复用的脉冲神经元实现架构 - Google Patents
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Abstract
本发明公开了一种可灵活时分复用的脉冲神经元实现架构。该架构由神经元计算单元、神经元状态存储器和环形存储器构成。神经元计算单元通过时分复用技术由多个神经元共享，在不同时刻实现不同神经元的状态更新，提供硬件资源的利用率；每一个神经元均包含一个状态存储器，用于神经元当前时刻的状态存储；环形存储器用于实现神经元的突触，支持连接权重和延迟两维信息的表示，环形存储器的单元数目决定了神经元连接权重的进度。该架构支持神经元状态存储器与突触环形存储器之间的分享，当所需延迟种类较少时，突触存储器可以被重用为神经元状态存储器，在同样硬件资源条件下，显著扩大神经元规模。
Description
技术领域
本发明属于突触存储器和神经元状态存储器之间的硬件资源共享技术领域，涉及一种用于脉冲神经网络类脑芯片的神经元、突触权重和延迟实现架构。
背景技术
得益于半导体产业紧随摩尔定律的发展，即单位芯片面积上晶体管数目每十八个月就会加倍，基于冯诺依曼体系架构的处理芯片性能指数增长数十年。然而，集成电路发展进入“后摩尔时代”， 由于冯诺依曼体系架构存储与计算分离的特点，“内存墙”与“功耗墙”效应日趋严重，传统以逻辑处理为主的芯片单纯依靠半导体工艺技术进步所提升的性能将非常有限，寻求新的架构与方法以满足电子产业对不断提高的计算性能和极低功耗的愿景日趋强烈。
生物科学的不断进步特别是脑科学的发展，使科学家们发现人脑是一部极其高能效的计算机，且具备冯诺依曼计算体系架构不可比拟的特征与优势：
1)高度的容错性：容忍大量神经元死亡或萎缩,即采用类脑计算芯片对导航数据进行处理，在复杂环境下即使部分计算单元(神经元)出错，仍然可以给出准确的结果。
2）模糊数据的处理能力，能够识别高度伪装和不同环境下的目标。
3）高度的并行性(人脑支持1011个神经元(Neuron)并行计算)，能够克服冯诺依曼架构的内存墙问题。
4）极低功耗，人脑的运算功耗才20瓦， 而基于冯诺依曼体系结构建造一个与人脑复杂程度相等的计算机，需要将近100兆瓦的能量。
5）通过与外界交互自主学习（无须显式编程），能够处理更加复杂模糊的不稳定数据。
人工神经网络是一系列旨在模仿大脑结构及其功能的信息处理系统。由于其并行处理、分布式信息存储和自学习等优秀特点，已被广泛应用于模式识别、自动控制、信号处理、辅助决策和人工智能等多个领域。脉冲神经网络(SNN)被誉为第三代人工神经网络，是一种基于离散神经脉冲处理信息的人工神经网络，其结合了脉冲延时信息，能够更加真实的模拟生物网络，而非经典神经网络中的代数运算。当一个突触前（pre-synaptic）神经元的输入电压达到阈值，它发出spike到轴突(axon)，并通过突触（synapse）传递给突触后（post-synaptic）神经元的树突(dendrite)。
类脑芯片设计的基本思想就是将脉冲神经网络(SNN)应用于计算机体系结构设计,其具有重要的研究意义：
1) 神经网络中的神经元既有计算功能，又有存储功能且计算具有高并行性，在根本上解决了经典冯诺依曼体系架构的“内存墙”和“能耗墙”问题，可以研制功能更加强大的应用系统。
2) 应用于神经科学研究，即在硅片上实现类脑计算芯片，为科学家提供更快更大规模的仿真工具，提供新的实验手段探索大脑工作机理，用于更好地理解大脑与脑疾病，为脑神经疾病的诊断和治疗提供新方法。
发明内容
本发明的目的是为基于脉冲神经网络的类脑芯片实现提供一种高效的神经元架构，包括如下内容：
本发明提出的一种脉冲神经元实现架构具体是：一个神经元由神经元状态存储器、突触单元和计算单元三部分组成，其中计算单元可由多个神经元共享。采用环形存储器架构实现神经元突触，各存储器单元用于保存该突触接收到的不同延时的脉冲权重之和，各存储器单元被循环表示不同延时。
本发明还提出了一种存储器共享机制，通过突触环形存储器和神经元状态寄存器之间存储器资源共享， 满足不同神经元数目和突触延迟的需求。
所述的脉冲神经元架构，每一个神经元独立包含状态存储器和突触环形存储器，而其计算单元与其它多个神经元共享。利用集成电路的处理频率比生物神经元高成百上千倍的特点，利用时分复用技术，一定数目的神经元共享一个计算单元。 在一个状态更新周期中，计算单元按固定的顺序更新各神经元的状态，从对应神经元的状态寄存器和突触环形存储器中分别取出该神经元的当前状态和脉冲激励权重，计算得到新的神经元状态并保存回状态寄存器，接着进行下一个神经元的状态更新，直到所有共享该计算单元的神经元完成更新。
所述的采用环形存储器架构实现神经元突触，环形存储器各单元用于保存该突触接收到的不同延迟脉冲权重之和，各存储单元被循环表示不同脉冲延迟。在神经计算单元对神经元N进行状态更新时，神经元N所对应的突触环形存储器中所表示的延时为零的存储单元的权值被神经元计算取出用于神经元状态的更新，并将该存储器单元中的数据清零用于保存最长延迟的脉冲权重，其余存储器单元的延迟整体减一个时间单位。在神经元状态更新后，若神经元连接权重为W1的突触和连接权重为W2的突触又接收到延迟分别为N和M的神经元脉冲时，对应延迟为N的存储器单元中的原数据被读回，累加脉冲权重W1后写回原单元。对应延迟位M的存储器单元中的原数据被读回，累加权重W2后写回原单元。未收到对应延迟的存储器单元中的数据保持不变。这样可以有效处理脉冲神经网络芯片中目标神经元同时与多个源神经元相连时权重、延时两种信息的处理问题。
本发明提出的一种存储器共享机制，其通过实现突触环形存储器和神经元状态存储器之间资源共享，满足不同神经元数目和突触延迟的需求。每一个神经元需要独立的突触存储器和状态存储器， 突触环形存储器的多少之间决定了神经元网络所能表示的延迟数目，实现突触存储器和状态存储器之间的共享，可以达到神经元规模与突触延迟粒度之间的均衡。 当一个神经元的突触环形存储器为2M+1个单元的N位存储器，状态寄存器为一个N位存储器，则若将一个神经元所需的环形存储器数目变为M ，即延迟种类变为M以后，该神经元可以复用为两个神经支持延迟位M的神经元。
本发明的有益效果：该架构支持神经元状态存储器与突触环形存储器之间的分享，当所需延迟种类较少时，突触存储器可以被重用为神经元状态存储器，在同样硬件资源条件下，显著扩大神经元规模。
附图说明
图1 神经元架构图；
图2（a）和图2（b）为突触单元的实施例；
图3（a）和图3（b）为突触单元延迟存储器与神经元状态存储器共享机制。
具体实施方式
以下结合附图和实施例对本发明作进一步说明。
请参照图1所示，为本发明实现的神经元架构的一个例子示意图，该神经元阵列由一个计算单元，256个突触单元和256个神经元状态存储器组成，用户可以根据需求定义神经元复用数目，最多可以实现256个神经元。如图1步骤①所示，在一个状态更新周期中，时分复用控制单元按固定的顺序给出目前更新的神经元序号；如图1步骤②所示，神经计算单元从神经元序号对应的状态寄存器取回前一时刻神经元状态；如图1步骤③所示，神经元从神经元序号对应的突触权重存储器中取回当前时刻输入该神经元的刺激权重； 如图1步骤④所示，神经元计算单元计算得到神经元序号所对应的神经元新的状态；如图1步骤⑤所示，新的神经元状态被写回神经元序号所对应的状态存储器。时分复用控制单元增加神经元序号，并判断是否更新当前配置下的所有神经元状态，如果没有重复步骤①到⑤，直到复用该神经计算单元的所有神经元状态被更新。
上述实施例中一个神经元阵列由神经元计算单元、突触单元和神经元状态寄存器组成， 除了神经计算单元由多个神经元共享以外，每一个神经元需要独立的突触单元和状态单元。
本发明中的突出单元实现实施方式如图2所示。 突触单元用于其它神经元与当前神经元的连接，有两个表示连接的重要参数是权重和时延， 权重表示两个神经元之间的耦合程度， 延迟表示前一神经元产生脉冲传到当前神经元的时间。如图2（a）所示为一个能够表示16种不同延时的突触实现方式，由16个位宽为32位的存储单元组成，每一个存储器单元用于保存不同时延后到达神经元的脉冲权重之和，例如位于存储单元15的脉冲权重将在15个时间单元以后传输给神经元计算单元；如果当前时刻收到时延为k的神经脉冲，则时延单元k中的值被读回，并与当前收到的脉冲的连接所对应的权重相加以后，写回时延k单元；当当前时刻结束以后，所有单元所表的时延减1。本发明突触单元的具体实现方式如图2（b）所示，采用一种环形存储器架构，指针所对应的地址表示时延为0的存储单元，离指针越远的存储器单元所表示的时延越大，神经元完成当前时刻的状态更新，指针移动到下一个存储单元。
本发明的神经突触单元存储器和神经元状态寄存器共享机制的一种实施方案如图3所示。如图3(a)所示，一个神经计算单元被256个神经元共享，支持15种不同的时延，因此每一个神经元需要15个突触时延存储单元和1个神经元状态存储单元，整个神经元阵列有256x16个存储器单元，其中突触延迟存储器单元256x15, 状态寄存器256x1。如图3(b),若将突触延迟减为7个试验单元，则该神经元阵列可时分复用成512个神经元，其中突触延迟存储器总量512x7, 状态存储器总量512x1, 两者所消耗的存储器总量与图3(a)相同。
以上所述为本发明的较佳实例而已，并不用以限制本发明，凡在本发明之精神和原则之内所做的任何修改、等同替换和改进等、均应包含在本发明的保护范围之内。
Claims (5)
1.一种可灵活时分复用的脉冲神经元实现架构，包括神经元状态存储器、神经元突触单元和神经元计算单元，其中神经元计算单元可由多个神经元共享；神经元突触单元采用环形存储器架构实现，环形存储器中各单元用于保存突触接收到的不同延时的脉冲权重之和，环形存储器中各单元循环表示不同延时，通过该环形存储器和神经元状态寄存器之间存储器资源共享，满足不同神经元数目和神经元突触单元延迟的需求。
2.如权利1要求所述的脉冲神经元架构，其特征在于：利用时分复用技术，一定数目的神经元共享一个神经元计算单元；在一个状态更新周期中，神经元计算单元按固定的顺序更新各神经元的状态，从对应的神经元状态寄存器和神经元突触单元中分别取出该神经元的当前状态和脉冲权重，计算得到新的神经元状态并保存回神经元状态寄存器，接着进行下一个神经元的状态更新，直到所有共享该神经元计算单元的神经元完成更新。
3.如权利2要求所述的脉冲神经元架构，其特征在于：在神经计算单元对神经元N进行状态更新时，神经元N所对应的环形存储器中所表示的延时为零的存储单元的权值被神经元计算单元取出用于神经元状态的更新，并将该存储单元中的数据清零用于保存最长延迟的脉冲权重，其余存储单元的延迟整体减一个时间单位；在神经元状态更新后，若神经元连接权重为W1的突触和连接权重为W2的突触又接收到延迟分别为N和M的神经元脉冲时，对应延迟为N的环形存储器单元中的原数据被读回，累加权重W1后写回原单元；对应延迟位M的环形存储器单元中的原数据被读回，累加权重W2后写回原单元；未收到对应延迟的环形存储器单元中的数据保持不变。
4.如权利要求1所述的脉冲神经元架构，其特征在于：每一个神经元需要独立的神经元状态存储器和神经元突触单元，神经元突触单元的环形存储器的多少决定神经元网络所能表示的延迟数目，实现环形存储器和神经元状态寄存器之间存储器资源共享，达到神经元规模与突触延迟粒度之间的均衡。
5.如权利要求4所述的脉冲神经元架构，其特征在于：当一个神经元突触单元的环形存储器为2M+1个单元的N位存储器，神经元状态寄存器为一个N位存储器，则若将一个神经元所需的环形存储器数目变为M，即延迟种类变为M以后，该神经元可复用为两个神经支持延迟位M的神经元。
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