CN106921863A - 使用多个解码器核心解码视频比特流的方法、装置以及处理器 - Google Patents

使用多个解码器核心解码视频比特流的方法、装置以及处理器 Download PDF

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Abstract

一种方法、装置以及处理器基于多个解码器核心来解码视频比特流。在本发明的一个实施例中，该方法设置多个解码器核心使用混合并行解码来解码来自一视频比特流中的一个或者多个帧，其中：该多个解码器核心被设置为一个或者多个解码器核心的组合，来并行解码一个或者多个帧，其中每一个解码器核心的组合包含一个或者多个解码器核心来解码一帧；以及其中该混合并行解码中待解码的帧的数量以及哪些帧要执行该混合并行解码是适应性决定的。本发明是一种能够最小化计算时间、最小化所需频宽或者同时最小化计算时间与所需频宽的视频解码。

Description

使用多个解码器核心解码视频比特流的方法、装置以及处理器
技术领域
本发明是与视频解码系统有关。更具体来说，本发明是有关于使用针对帧间级(Inter-frame level)配置的解码核心以及针对帧内级(Intra-frame level)配置的解码核心的多解码核心，以最小化计算时间、最小化所需频宽或者同时最小化计算时间与所需频宽的视频解码。
背景技术
目前，压缩的视频以在多种应用中被广泛的使用，例如在视频广播中、视频串流以及视频存储中。新的视频标准中所使用的视频压缩技术越来越复杂，并且需要越来越多的处理功率。换言之，基础视频的分辨率增长至与高分辨率显示装置的分辨率匹配，以满足高质量的需求。举例来说，高清(High-Definition，HD)的压缩的视频目前在电视广播以及视频串流中被广泛使用。甚至超高清(Ultra High Definition，UHD)也正在成为现实，并且多种基于超高清的产品在当前的消费者市场中已上市。处理超高清内容所需的处理功率与空间分辨率一同快速地增长。较高分辨率视频的处理功率对于基于硬件的以及基于软件的实现都将是一个挑战。举例来说，一个超高清帧的分辨率为3840x2160，其对应每图像帧8，294，440像素。如果捕获的视频是每秒60帧，超高清将每秒产生接近500万像素。对于具有YUV444颜色格式的彩色视频源，将在每一秒产生接近1500万的样本需要处理。与超高清视频相关的数据量是巨大的，并且对于实时视频解码器提出了一个巨大的挑战。
为了满足高清、超高分辨率以及/或者更复杂的视频标准的计算功率需求，高速的处理器以及/或者多处理器被使用，来实现实时视频解码。举例来说，在个人计算机(PC)以及消费性电子环境，使用多重编码中央处理器单元(CPU)来解码视频比特流。多重编码系统可以是以嵌入系统的形式，来节省费用并且提供便利。在传统的多重编码解码器系统中，控制单元通常用来配置多核心(即多个视频解码器核心)来并行执行帧级的视频解码。为了与多视频解码器核心的存储器存取相配合，可在多个核心以及多个核心共用的存储器之间使用一个存储器存取控制单元。
图1A是一个产生双核心视频解码器系统来进行并行的帧级的视频解码的方框示意图。双核心视频解码器系统100A包含控制单元110A，解码器核心0(120A-0)，解码器核心1(120A-1)以及存储器存取控制单元130A。控制单元110A用来配置解码器核心0(120A-0)解码一帧，并且指派解码器核心1(120A-1)并行地解码另一帧。由于每一解码器核心需要存取存储在存储装置(例如记忆体)中的参考数据，存储器存取控制单元130A连接至记忆体，并且用来管理两个解码器核心的存储器存取。解码器核心配置为解码对应一个或者更多选择的视频编码标准的一个比特流，例如MPEG-2、H.264/AVC以及最新的高效视频编码(HEVC)编码标准。
图1B是一个产生四核心视频解码器系统来进行帧级并行视频解码的方框示意图。四核心视频解码器系统100B包含控制单元110B，解码器核心0(120B-0)至解码器核心3(120B-3)，以及存储器存取控制单元130B。控制单元110B配置为用来指派解码器核心0(120B-0)至解码器核心3(120B-3)来并行地解码不同的帧。存储器存取控制单元130B连接至记忆体，并用来管理四个解码器核心的存储器存取。
任何的压缩的视频格式都可以被高清或者超高清内容所使用，但由于较新的压缩格式具有较高的压缩效率，更有可能使用较新的压缩格式，例如H.264/AVC或者HEVC。图2是支持HEVC视频标准的视频解码器200的举例的系统方框图。高效率视频编码(HEVC)是一个新的、由视频编码联合合作小组(JCT-VC)开发的国际视频编码标准。HEVC是基于混合的、基于区块的、运用补偿的、DCT近似转换的编码架构。压缩的基本单元(称为编码单元CU)是一个2Nx2N方块区块。一个编码单元可以从最大的编码单元(LCU)开始，这也可以称为HEVC的编码树单元，并且每一编码单元CU能够递归地切分至4个更小的编码单元，直到达到最优的最小的尺寸。一旦切分的编码单元垂直树完成，每一编码单元进一步依据预测类型(prediction type)以及预测单元划分切分为一个或者更多预测单元(PU)。每一编码单元或者每一个编码单元的冗余划分为转换单元(TU)的树，来进行二维(2D)转换。
在图2中，输入的视频比特流是首选被可变长度解码器(VLD)210处理，以执行可变长度解码以及语法分析。分析的语法可能对应帧间/帧内冗余信号(从VLD210输出的较高的路径)或者运动信息(从VLD210输出的较低的路径)。冗余信号通常是变换编码的。因此，编码的冗余信号被反扫描(IS)方块212、反量化(IQ)方块214以及反变换(IT)方块216处理。从反变换(IT)方块216的输出对应重新构建的冗余信号。使用加法器方块218，重新构建的冗余信号加至帧内预测方块224输出的帧内预测，或者加至运动补偿方块222输出的帧间预测。帧间/帧内选择方块226依据该区块是帧间还是帧内编码来选择帧内预测或者帧间预测，来重新构建视频信号。对于运动补偿来说，程序将存取存储在已解码图像缓存器230中的一个或者更多个参考区块，以及由运动向量(MV)计算方块220决定的运动向量信息。为了提高视觉质量，使用环路滤波器228来在重新构建的视频存储至已解码图像缓冲器230之前处理该重新构建的视频。环路滤波器包含在HEVC中的解区块过滤器(DF)以及采用适应偏移(SAO)。环路滤波器可以针对其他的编码标准使用不同的过滤器。
由于支持高清或者超高清视频实时解码所需的高计算需求，已使用多重编码的解码器来提高解码速度。然而，存在的多重编码解码器结构通常被限制为以帧为基础的并行解码，其将减小存储器带宽消耗，并且在两个或者更多帧解码中参考帧重复使用。然而，使用多个解码器核心的帧间并行解码可能并非适合所有类型的帧。因此，一种基于帧内的多重编码解码器在美国专利申请号为14/259,144的美国专利申请中提出，其使用宏区块行、切片、或者瓦片级并行解码来实现解码器核心的解码时间以及有效减少计算时间之间的平衡。然而，存储器带宽效率可能并不如帧间多重编码解码器系统好。因此，需要开发一种多重编码解码器系统，其能够同时减少计算时间以及存储器带宽消耗。
发明内容
为了解决上述问题，本发明揭露一种基于多个解码器核心解码视频比特流的方法、装置以及存储计算机程序的计算机可读存储介质。
在本发明的一个实施例中，提供一种使用多个解码器核心来解码一个视频比特流的方法，该方法包含：设置该多个解码器核心使用混合并行解码来解码该视频比特流中的一个或者多个帧，其中：该多个解码器核心被设置为一个或者多个解码器核心的组合，来并行解码该一个或者多个帧，其中每一解码器核心的组合包含一个或者多个解码器核心来解码一个帧；以及其中上述混合并行解码的待解码的帧的数量或者哪些帧要执行上述混合并行解码是适应性决定的。
在本发明的另一个实施例中，提供一种多重编码解码器系统，包含：多个解码器核心；一存储器控制单元耦接至该多个解码器核心，以及一存储装置用来存储解码的图像以及解码所需的信息；以及一控制单元，设置来使用混合并行解码来解码来自一视频比特流中的一个或者多个帧，其中：该多个解码器核心被设置为一个或者多个解码器核心的组合，来并行解码一个或者多个帧，其中每一个解码器核心的组合包含一个或者多个解码器核心来解码一帧；以及其中该混合并行解码中待解码的帧的数量以及哪些帧要执行该混合并行解码是适应性决定的。
在本发明的再一个实施例中，提供一种处理器，用来执行一计算机程序，该计算机程序用于使用多个解码器核心来解码视频比特流，该计算机程序包含多组指令，用来：设置多个解码器核心使用混合并行解码来解码来自一视频比特流中的一个或者多个帧，其中：该多个解码器核心被设置为一个或者多个解码器核心的组合，来并行解码一个或者多个帧，其中每一个解码器核心的组合包含一个或者多个解码器核心来解码一帧；以及其中该混合并行解码中待解码的帧的数量以及哪些帧要执行该混合并行解码是适应性决定的。
本发明通过使用混合并行解码，能够提供最优的系统性能。
附图说明
图1A是一个产生双核心视频解码器系统来进行并行解码的方框示意图。
图1B是一个产生四核心视频解码器系统来进行并行频解码的方框示意图。
图2是基于HEVC标准的解码器系统的方框图的举例说明。
图3A是使用双解码器核心执行帧间并行解码的举例说明。
图3B是使用双解码器核心执行帧内并行解码的举例说明。
图4是依据本发明一实施例的使用双解码器核心执行帧内并行解码与帧间并行解码的举例说明。
图5是依据本申请的另一实施例的使用三个解码器核心执行混合并行解码的举例说明。
图6是与指派两个帧至两个解码器核心执行帧间并行解码相关的数据依赖情况的举例说明。
图7是依据本申请的另一实施例指派一个非参考帧以及一个后续帧至多个编码器核心进行混合并行解码的举例说明。
图8是依据本申请的另一个实施例的使用预解码信息来指派多个帧至多个解码器核心进行混合并行解码的举例说明。
图9是依据本发明的另一实施例的使用帧(X+n)相关的预解码信息来指派帧X与帧(X+n)至多个解码器核心进行混合并行解码的举例说明。
图10是依据本发明的另一实施例指派具有最大重叠参考列表的两个帧至多个解码器核心进行混合并行解码的举例说明。
图11是依据本发明的一个实施例的使用双解码器核心的针对一个或者多个帧进行混合并行解码的举例说明。
图12是依据本发明的另一个实施例的使用双解码器核心的针对一个或者多个帧进行混合并行解码的举例说明，其中当两个解码器被指派至一个相同帧时，一个解码器进入睡眠模式或者脱离以进行其他工作。
具体实施方式
如下的段落说明是显现本发明的最佳实施方式。该说明是基于本申请的基本精神的举例说明，而并非是本申请的限制。本申请的范围以权利要求书参考以下说明为准。
本申请说明了多重编码解码器系统，其能够减少计算时间同时减少存储器带宽消耗。依据本申请的一个实施例，多个视频帧的多个候选被选择并且被指定至并行解码模式的一级，以同时得到在减少计算时间以及存储器带宽消耗上的有益效果。
为了达到同时减少计算时间以及存储器带宽的目的，本发明单独地、动态地配置多重编码解码器系统中的每一个解码器为帧间并行解码器、帧内并行解码器或者同时为帧间\帧内并行解码器。换言之，混合并行解码是执行帧间并行解码、帧内并行解码或者同时为帧间\帧内并行解码。举例来说，多重编码解码器系统可被配置为一个帧内并行解码器以执行区块级、区块行级、切片级、瓦片级并行解码。图3A是示例性多重编码解码器配置的举例说明，其中两个解码器核心(310A，320A)被配置为支持帧间并行解码。在该举例说明中的配置是用来解码在IBBP模式下编码的四个图像，其中一个头图像是帧内编码(I)；一个图像是距离I图像3个图像的使用I图像作为参考图像的预测图像(P)；以及I图像与P图像之间是两个使用I图像与P图像作为参考图像的预测B图像。如图3A所示，I图像是使用解码器核心-0来解码，P图像是使用解码器核心-1来解码。在这个例子中，双核心(310A)被配置为并行解码I图像与P图像。由于P图像的解码依赖于重新构建的I图像，在解码器核心-1开始解码P图像之前，解码器核心-1必须要等待，直到至少一部分的I图像已重新构建。在I图像重新构建之后，解码器核心-0被指派来解码一个B图像(B1)。在P图像重新构建之后，解码器核心-1被指派来解码另一个B图像(B2)。在这个例子中，双核心(320A)被配置为并行解码B1图像以及B2图像。依据本发明，系统也可配置两个解码器核心来执行如附图图3B所示的帧内解码。如图3B所示，两个解码器核心(310B-340B)通常被配置来并行处理一个相同帧。换言之，无论解码的图像是I图像、P图像或者B图像，两个解码器核心通常被指派至一个相同的帧来执行帧内并行解码。
此外，依据本发明，系统针对一个或者多个帧，可配置多个解码器核心为帧内并行解码，接着针对两个或者更多帧转换至帧间并行解码器。图4是依据本申请一实施例的针对I图像与P图像配置两个解码器核心至相同帧解码(410,420)的举例说明。如上所述，由于I图像与P图像之间的数据依赖，P图像的处理必须等待I图像的处理。对于帧间并行解码，一个解码器核心可能在等待的时候闲置。因此，在这个例子中，帧内并行解码对于I图像以及P图像更合适。对于两个B图像，两个解码器核心被配置为帧间并行解码(430)。在这个例子中，两个B图像依赖相同的参考图像(即I图像与P图像)。存储器存取效率大幅改善。
在本发明的另一个举例说明中，可同时为帧间并行解码以及帧内并行解码配置多编码解码器组合。图5是依据本申请的一个举例说明。在图5中，使用了三个解码器核心。对于I图像以及P图像，所有三个解码器核心被指派至每一个图像，以进行帧内并行解码(510，520)。然而，对于两个B图像，解码器核心0/2组合以及解码器核心-1被配置为同时进行帧间并行解码以及帧内并行解码(530)。在图5所示的举例说明中，解码器核心0与2作为一个解码器核心组合。相似地，解码器核心1也可看做仅仅包含一个解码器核心的解码器组合。在I图像以及P图像的解码过程中，解码器核心组合(即核心0与2)以及解码器核心1被配置为针对I图像与P图像执行帧内并行解码。然而，在B1以及B2的解码过程中，解码器核心组合(即核心0与2)以及解码器核心1被配置为针对B1图像与B2图像执行帧间以及帧内并行解码。如图5所示使用三个解码器核心，但更多解码器核心将被使用来进行并行解码。更进一步，这些解码器核心将可组合为两个或者更多个解码器核心组合来支持所需的性能或者灵活度。
对于帧间并行解码，由于数据依赖，在将要解码的多个帧与多个解码器核心之间的匹配需要小心进行以最大化系统性能。图6示例性的以解码顺序标出了六个图像(即I、P、P、B、B以及B)。这六个图像可以显示顺序对应至I(1)、P(2)、B(3)、B(4)、B(5)以及P(6)，其中括弧中的数字代表图像在显示中的顺序。图像I(1)是帧内编码，不依赖于其他的图像。图像P(2)是使用重建的I(1)图像作为参考图像的单一方向预测。当I(1)与P(2)分别被指派至解码器核心0与解码器核心1来进行并行解码(610)时，将存在数据依赖问题。相似的，当P(6)与B(3)分别被指派至解码器核心0与解码器核心1来进行并行解码第二阶段(620)时，也将存在数据依赖问题。最后被解码的图像B(4)与B(5)分别被指派至解码器核心0与解码器核心1来进行并行解码第三阶段(630)。由于此时P(2)与P(6)是可用的，对于并行解码B(4)与B(5)不存在数据依赖的问题。
为了克服如上所述的数据依赖的问题，本发明一方面提出了对于多个解码器核心的智能排程。具体来说，上述智能排程侦测哪些帧是可以并行解码而没有数据依赖的问题的，侦测哪些帧的组合进行混合并行解码能够提供最大的存储器频宽效率；侦测何时进行帧内/帧间并行解码；以及决定何时同时执行帧间与帧内并行解码。
为了侦测哪些帧能够并行解码而不存在数据依赖的问题，本发明的一个实施例检查非参考帧。通过侦测网络自适应层(networkadaptation layer，NAL)类型、切片头(slice header)或者任何其他的能够指示该帧是否是其他帧的参考帧的信息能够决定多个非参考帧。非参考图像能够并行被解码。并且，一个非参考帧能够与任何的后续帧并行解码。假设帧0、帧1、帧2、…代表了以解码顺序排序的多个帧。一个非参考图像(帧X)能够与任何的后续帧(帧(X+n))并行解码，其中X与n是整数并且n>0。图7是使用多个非参考图像进行混合并行解码的举例说明。如图7所示，比特流包含三个帧(即以解码顺序排序的帧X、帧(X+1)与帧(X+2))，并且每一帧包含一个或者更多个切片(例如切片头与切片数据)。帧X是一个非参考图像，其不被任何的其他图像参考。因此，解码顺序中任何的后续图像可以与帧X并行解码。因此，通过指派帧X给解码器核心0以及帧(X+1)给解码器核心1，后续图像帧(X+1)能够与非参考图像帧X并行解码。如果更进一步下一图像帧(X+2)没有参考帧X与帧(X+1)，帧(X+2)可以指派给解码器核心2。
为了决定数据依赖，本发明的一个实施例执行图像预解码。预解码能够针对一整个帧或者一个帧(例如帧(X+n))的一部分来执行，以获得参考列表。依据参考列表，系统能够检查所选择的帧(即帧(X+n))是否在列表中有任何的先前帧(即帧X)，并且决定帧X与帧(X+n)是否能够并行解码。图8是依据本申请的一个实施例的预解码的举例说明，其中n等于1。预解码应用至帧X+n(即帧(X+1))。在这个例子中，帧(X+1)的切片头被预解码，并且检查以决定是否任何的切片使用帧X作为参考图像。如果没有，帧(X+1)与帧X能够被指派至两个不同的解码器核心，来进行混合并行解码。如果预解码的结果指示帧(X+1)依赖于帧X，这两个帧不能被指派至两个解码器核心来进行混合级的并行解码。相似地，帧(X+2)的切片头也可进行预解码来决定参考列表。如图8所示的语法结构是为了显示依据本申请的一个实施例的预解码能够帮助增加混合并行解码的计算效率。该特定的语法结构并非是本发明的限制。举例来说，如果不使用切片结构，一个帧可以使用编码树单元(CTU)或者瓦片数据结构以及相关标头来执行预解码以决定数据依赖。
对于n>1的情况，需要决定更多的依赖性检查，而不仅仅是帧X，来决定帧(X+n)与帧X是否可以被指派至两个解码器核心来进行混合并行解码。除了检查帧X的依赖性之外，本发明的一个实施例进一步检查预解码信息来决定帧X+n的参考列表是否包含了从帧(X)至帧(X+n-1)之间的任何一个参考帧。如果没有，帧(X+n)与帧X能够被指派至两个不同的解码器核心来进行混合并行解码。如果预解码的结果指示帧(X+n)依赖于帧X或者从帧(X)至帧(X+n-1)之间的任何一个帧，那么帧(X+n)与帧X就不能被指派至两个解码器核心来进行混合并行解码。图9是n等于2时预解码信息检查的一个举例说明。对于帧(X+1)，预解码信息指示帧X在她的参考列表中。因此帧(X+1)与帧X并不适宜进行混合并行解码。依据本发明的一实施例的系统将检查帧(X+2)相关的预解码。由于帧(X+1)与帧X都不在帧(X+2)的参考列表中，帧(X+2)与帧X可分别指派至解码器核心0与解码器核心1来进行混合并行解码。
依据本发明的另一实施例，系统侦测哪些帧的组合进行混合并行解码能够提供最大的存储器带宽效率(即最小的带宽消耗)。在一些情况下，存在多个候选帧可以并行解码。不同的候选帧的组合来执行混合并行解码可能导致不同的带宽消耗。本发明的一个实施例将选择具有最大重叠的参考列表的候选，以获得混合并行解码的最优带宽缩减。由于使用混合并行解码的待解码的这些帧具有最大的参考列表的重叠，重叠的参考图像能够重复使用来解码这些并行的解码的帧。因此，可获得更好的带宽效率。图10是n等于2时的预解码信息检查的举例说明。在这个例子中，帧X/帧(X+1)与帧X/帧(X+2)都能够指派至两个解码器核心进行混合并行解码。然而，帧X、帧(X+1)与帧(X+2)的参考列表分别包含{(X-1),(X-2)},{(X-1),(X-3)}与{(X-1),(X-2)}。因此，针对帧X与帧(X+2)的混合并行解码具有参考列表中最大数量的重叠参考帧。因此，帧X与帧(X+2)可指派至多个解码器核心进行混合并行解码，从而获得最优的带宽效率。图10以两个解码器核心进行举例说明，本发明可在多于两个解码器核心的实施例上实现。并且多个解码器核心可配置为多个解码器核心组合来支持混合并行解码。
在一个替代型实施例中，系统可以暂停(stall)并且切换一个核心的工作来实现预解码。举例来说，对于每两个帧，系统通常可以执行帧间并行解码。在切片头被解码之后，数据依赖的信息就被显示出来，并且可能不利于帧间并行解码。系统能够暂停后续帧的解码工作，并且切换暂停的核心去与其他的核心一同解码第一帧，从而实现帧内并行解码，以适应性地决定帧间/帧内并行解码。
在另一个替代实施例中，系统可使用一个工具来预处理视频比特流，并且安装一个或多个与视频比特流相关的帧依赖网络自适应层(Network Adaptation Layer，NAL)单元来指示帧的依赖性。在另一个替代实施例中，系统可使用一个或者更多个帧依赖语法项来指示帧依赖性。帧依赖语法项可安排在视频比特流的顺序层(sequence level)中。
在本发明的另一个实施例中，系统执行混合并行解码，其中并行解码的帧的数量与哪些帧执行并行解码是可适应性地来决定的。当多个帧没有数据依赖或者/以及具有最大的参考列表重叠时，该多个帧进行帧间并行解码，从而节省存储器频宽。另一方面，所有的解码器核心被指派给一个帧，来进行帧内并行解码，从而获得更好的计算效率。换言之，多个解码器核心被配置为执行该帧的帧内并行解码，以最大化地缩减解码时间。系统可预测将导致混合并行解码系统效率下降的情况。在这些情况下，系统将切换至帧内并行解码，从而具有更好的计算效率。举例来说，如果一个帧数据依赖于后续的多个帧，则如果该帧和后续帧被配置为帧间并行解码的话，将不具有计算效率。因此，依据本申请的实施例，依赖于后续帧的该帧将执行帧内并行解码。在另一个举例说明中，如果一个帧具有明显不同的码率(bitrate)，则该帧被设置为帧内并行解码。一个帧的码率与编码复杂度相关。举例来说，对于一个相同的编码类型(例如P图像)，一个非常高的码率暗示较高的计算复杂度，其原因为此时可能需要分析、解码更多的编码符号。如果这样的帧与另一个其他类型的帧是帧间并行解码，处理其他帧的解码器核心可能相比较处理具有高码率的帧的解码器核心更快地完成工作。因此，由于两个帧之间计算时间的不均衡，可能导致帧间并行解码的效率不高。因此，对于具有非常不同的码率的这样的帧，应该使用帧内并行解码。
在另一个例子中，如果一个帧具有不同的分辨率、切片类型、或者瓦片(切片)数量，该帧也被配置为执行帧内并行解码。图像分辨率与解码时间直接相关。在一些视频标准中，例如VP9，允许在一个多个帧组成的帧序列中的编码的多个帧彼此分辨率不同。这样的分辨率变化将影响解码时间。举例来说，一个图像具有四分之一尺寸的分辨率将要消耗通常解码时间的四分之一。如果这样的帧与一个具有正常分辨率的帧一同执行帧间并行解码，具有正常分辨率的帧需要更长时间完成解码。这样的解码时间的不均衡也将导致帧间并行解码的效率下降。对于不同的切片类型(例如I切片与B切片)，解码时间也将非常不同。对于I切片，不需要进行运动补偿。另一方面，对于B切片，需要加强计算运动补偿。两个具有不同的切片类型的帧将导致计算时间的不均衡，从而导致帧间并行解码的效率不高。
此外，一些当前的视频编码器同居允许通过侦测一个图像中的场景来决定切片布局，从而可以提高编码效率。两个具有不同的切片数量的帧将暗示这两个帧之间具有场景切换。在这样的情况下，这两个帧之间可能不具有很多的重叠的参考窗。对于具有不同额瓦片布局的两个帧将导致以区块为基础的解码具有不同的扫描顺序(在HEVC中，先进行每一瓦片内的光栅扫描，之后再进行瓦片之间的光栅扫描)，这也将降低频带缩减的效率。由于两个解码器核心可能分别处理两个彼此距离较远的区块，这将导致参考帧数据共享效率降低。因此，不同的瓦片或者切片数量可能是帧间并行解码的低效率的指示。
图11是依据本发明的一个实施例的混合并行解码的举例说明。对于I图像与P图像，这两个帧内部的切片很可能具有不同的切片类型。I图像的解码复杂度很可能比P图像的解码复杂度低。由于解码时间之间的不均衡，依据本发明的该实施例，系统将优先通过安排解码器核心0与解码器核心1进行帧内并行解码(1110,1120)，以获得更好的解码时间均衡。因此，帧内并行解码将分别被使用至I图像与P图像。对于B1与B2图像，这两个图像是彼此不依赖的(即两者之间没有数据依赖)。更进一步，这两个图像使用I图像与P图像作为参考图像。这两个图像具有最大的重叠的参考列表。因此，通过安排解码器核心0与解码器核心1至帧间并行解码(1130)，这两个图像使用帧间并行解码来解码。
在本发明的另一个实施例中，系统同时执行帧间并行解码与帧内并行解码。混合并行解码程序包含两个步骤。在第一个步骤中，系统选择多少个帧或者哪些帧执行并行解码，并且两个或者更多个帧被选择。在第二个步骤中，系统指派一组解码器核心执行帧内并行解码模式来解码这些帧中的一个帧。对于帧内并行解码模式，系统指派一组具有同一个数量的核心至每一个选择的帧。系统也可指派一组具有不同的数量的核心至每一个选择的帧。如果该帧相比于其他选择的帧需要更多的计算资源，可通过预测决定核心的数量。当系统形成多组解码器核心时，每一组可具有相同数量的解码器核心。这些组也可如图5所示，具有不同数量的解码器核心。
在上述说明中，当没有选择帧间并行解码时，则依据多个解码器核心使用帧内并行解码。然而，对于非帧间并行解码的多个帧，其不需要并行地使用多个解码器核心执行帧内解码。举例来说，对于两个非帧间并行解码的I图像与P图像，可以使用一个单独的核心(例如核心0)，同时其他的(多个)解码器核心可设置为睡眠/闲置，以节省功率并且如图12所示的被指派来完成其他的工作。在图12中，仅仅使用解码器核心0与解码器核心1(1210)来执行帧间并行解码的帧(即B1与B2图像)。简便起见，非帧间并行解码的图像被称为帧内解码图像，该帧内解码图像仅仅使用一个解码器核心(例如图12)或者至少两个解码器核心(例如图11)来解码。
上述说明使得本领域技术人员能够实现本发明。本领域技术人员能够了解上述多个实施例的多种变型，并且上述实施例中所描述的中心精神也可使用至其他的变型中。因此，本发明并不限于上述举例说明，而是扩展到具有上述中心精神与创新特定的广大范围。在上述具体说明中，所提供的多个具体的细节仅仅为了本领域技术人员便于理解本发明。本领域技术人员可确定如何实现本发明。
软件代码可使用软件形式，例如Java、C++、XML(eXtensibleMark-up Language)或其他的语言，来定义实现本发明相关的功能操作的相关装置的功能。这样的代码可使用本领域技术人员了解的不同的形式或者风格来写。定义依照本发明的处理器操作环境的不同的编码格式、编码设置、软件程序的不同的风格和格式皆没有脱离本申请的精神与范围。软件代码可以在不同类型的装置上执行，例如笔记本电脑或者台式电脑、具有处理器或者处理逻辑的手持式装置、以及其他可能的计算服务器或者例如本发明的其他装置。上述说明仅仅用于举例而并非是限制。因此本发明的范围是以权利要求书为准，而并非仅仅是上述举例说明。所有权利要求书的文字和实质意义上的等同都包含在本发明的范围之内。

Claims (22)

1.一种使用多个解码器核心来解码一个视频比特流的方法，该方法包含：
设置该多个解码器核心使用混合并行解码来解码该视频比特流中的一个或者多个帧，其中：
该多个解码器核心被设置为一个或者多个解码器核心的组合，来并行解码该一个或者多个帧，其中每一解码器核心的组合包含一个或者多个解码器核心来解码一个帧；以及
其中上述混合并行解码的待解码的帧的数量或者哪些帧要执行上述混合并行解码是适应性决定的。
2.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，如果对于两个或者多个帧执行混合并行解码比单独解码该两个或者多个帧中的每一帧可导致更有效率的解码时间、更少的带宽消耗，则选择该两个或者多个帧执行混合并行解码。
3.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，如果两个或者多个帧之间没有数据依赖，则选择该两个或者多个帧执行混合并行解码。
4.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，如果一个帧依赖于在一个解码顺序中的后续帧，则选择同一时间仅解码该帧。
5.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，如果一个帧与在一个解码顺序中的后续帧具有明显不同的码率，则选择同一时间仅解码该帧。
6.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，如果一个帧与在一个解码顺序中的后续帧的具有不同的分辨率、切片类型、瓦片数量或者切片数量，则选择同一时间仅解码该帧。
7.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，上述混合并行解码的待解码的帧的数量或者哪些帧要执行上述混合并行解码是适应性依据该视频比特流中的一个或者多个帧依赖语法元素、或者与该视频比特流相关的一个或者多个帧依赖网络自适应层决定的。
8.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，选择的执行混合并行解码的两个或者多个帧包含一个非参考帧以及一个后续帧，其中该非参考帧不被其他的帧参考。
9.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，选择的执行混合并行解码的两个或者多个帧是依据数据依赖来选择的，该数据依赖是依据与该两个或者多个帧的整体或者一部分相关的预解码信息决定的。
10.根据权利要求9所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，如果帧(X+n)的预解码信息指示帧X至帧(X+n-1)并不在帧(X+n)的参考列表中，选择帧X与帧(X+n)进行混合并行解码，其中帧X至帧(X+n)以解码顺序排列，X是一个整数并且n是大于1的整数。
11.根据权利要求9所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，如果帧(X+1)的预解码信息指示帧X并不在帧(X+1)的参考列表中，选择帧X进行混合并行解码，其中帧X至帧(X+1)以解码顺序排列，X是一个整数。
12.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，如果两个或者多个帧彼此之间不具有数据依赖并且该两个或者多个帧达到了最大的存储器频宽缩减，则选择该两个或者多个帧进行混合并行解码。
13.根据权利要求12所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，该两个或者多个帧具有最大重叠的参考列表。
14.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，每个解码器核心组合包含相同数量的多个解码器核心。
15.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，至少两个解码器核心组合包含不同数量的解码器核心。
16.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，选择一个单独的帧来使用至少两个解码器核心来并行地解码。
17.根据权利要求16所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，该单独并行解码的帧对应至区块级、区块行级、切片级、或者瓦片级并行解码。
18.根据权利要求1所述的使用多个解码器核心来解码一个视频比特流的方法，其特征在于，该混合并行解码是帧间并行解码、帧内并行解码或者同时为帧间\帧内并行解码。
19.一种多重编码解码器系统，包含：
多个解码器核心；
一存储器控制单元耦接至该多个解码器核心，以及一存储装置用来存储解码的图像以及解码所需的信息；以及
一控制单元，设置使用混合并行解码来解码来自一视频比特流中的一个或者多个帧，其中：
该多个解码器核心被设置为一个或者多个解码器核心的组合，来并行解码一个或者多个帧，其中每一个解码器核心的组合包含一个或者多个解码器核心来解码一帧；以及
其中该混合并行解码中待解码的帧的数量以及哪些帧要执行该混合并行解码是适应性决定的。
20.如权利要求19所述的多重编码解码器系统，其特征在于，每一组解码器核心包含相同数量的解码器核心。
21.如权利要求19所述的多重编码解码器系统，其特征在于，至少两组解码器核心包含不同数量的解码器核心。
22.一种处理器，用来执行一计算机程序，该计算机程序用于使用多个解码器核心来解码视频比特流，该计算机程序包含多组指令，用来：
设置多个解码器核心使用混合并行解码来解码来自一视频比特流中的一个或者多个帧，其中：
该多个解码器核心被设置为一个或者多个解码器核心的组合，来并行解码一个或者多个帧，其中每一个解码器核心的组合包含一个或者多个解码器核心来解码一帧；以及
其中该混合并行解码中待解码的帧的数量以及哪些帧要执行该混合并行解码是适应性决定的。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111381973A (zh) * 2018-12-28 2020-07-07 中兴通讯股份有限公司 一种语音数据处理方法、装置及计算机可读存储介质
CN112714319A (zh) * 2020-12-24 2021-04-27 上海壁仞智能科技有限公司 计算机可读取存储介质、使用多个执行单元的视频编解码方法和装置
CN113542763A (zh) * 2021-07-21 2021-10-22 杭州当虹科技股份有限公司 高效的视频解码方法及解码器
CN117395437A (zh) * 2023-12-11 2024-01-12 沐曦集成电路(南京)有限公司 一种基于异构计算的视频编解码方法、装置、设备及介质

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10579559B1 (en) * 2018-04-03 2020-03-03 Xilinx, Inc. Stall logic for a data processing engine in an integrated circuit
CN110337002B (zh) * 2019-08-15 2022-03-29 南京邮电大学 一种在多核处理器平台上hevc多层次并行解码方法
CN110519599B (zh) * 2019-08-22 2021-05-14 北京数码视讯软件技术发展有限公司 一种基于分布式分析的视频编码方法和装置
US20220103831A1 (en) * 2020-09-30 2022-03-31 Alibaba Group Holding Limited Intelligent computing resources allocation for feature network based on feature propagation
US20220224927A1 (en) * 2021-01-14 2022-07-14 Samsung Electronics Co., Ltd. Video decoding apparatus and video decoding method
KR20230022061A (ko) 2021-08-06 2023-02-14 삼성전자주식회사 디코딩 장치 및 그의 동작 방법
US11778211B2 (en) * 2021-09-16 2023-10-03 Apple Inc. Parallel video parsing for video decoder processing

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1627826A (zh) * 2003-12-12 2005-06-15 索尼公司 解码装置、电子设备、计算机、解码方法、程序、和记录介质
CN1662064A (zh) * 2004-02-24 2005-08-31 上海交通大学 多路并行可变长码解码的方法
CN101601307A (zh) * 2006-11-09 2009-12-09 微软公司 用于有效地编码和解码电子信息的系统和方法
US20110274178A1 (en) * 2010-05-06 2011-11-10 Canon Kabushiki Kaisha Method and device for parallel decoding of video data units
US20150092841A1 (en) * 2013-10-02 2015-04-02 Amlogic Co., Ltd. Method and Apparatus for Multi-core Video Decoder
US20150208076A1 (en) * 2014-01-21 2015-07-23 Lsi Corporation Multi-core architecture for low latency video decoder
CN104980749A (zh) * 2014-04-11 2015-10-14 扬智科技股份有限公司 算术编码的解码装置及方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3228874B2 (ja) * 1996-06-05 2001-11-12 松下電器産業株式会社 圧縮ディジタルビデオビットストリーム分割方法及び装置、並びにその復号方法及び装置
US8514949B1 (en) * 2003-08-14 2013-08-20 Apple Inc. Synchronous, multi-stream decoder
US8599841B1 (en) * 2006-03-28 2013-12-03 Nvidia Corporation Multi-format bitstream decoding engine
US9648325B2 (en) * 2007-06-30 2017-05-09 Microsoft Technology Licensing, Llc Video decoding implementations for a graphics processing unit
US8711154B2 (en) * 2008-06-09 2014-04-29 Freescale Semiconductor, Inc. System and method for parallel video processing in multicore devices
US8300704B2 (en) * 2008-07-22 2012-10-30 International Business Machines Corporation Picture processing via a shared decoded picture pool
US8311111B2 (en) * 2008-09-11 2012-11-13 Google Inc. System and method for decoding using parallel processing
US9703595B2 (en) * 2008-10-02 2017-07-11 Mindspeed Technologies, Llc Multi-core system with central transaction control
US9319702B2 (en) * 2012-12-03 2016-04-19 Intel Corporation Dynamic slice resizing while encoding video

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1627826A (zh) * 2003-12-12 2005-06-15 索尼公司 解码装置、电子设备、计算机、解码方法、程序、和记录介质
CN1662064A (zh) * 2004-02-24 2005-08-31 上海交通大学 多路并行可变长码解码的方法
CN101601307A (zh) * 2006-11-09 2009-12-09 微软公司 用于有效地编码和解码电子信息的系统和方法
US20110274178A1 (en) * 2010-05-06 2011-11-10 Canon Kabushiki Kaisha Method and device for parallel decoding of video data units
US20150092841A1 (en) * 2013-10-02 2015-04-02 Amlogic Co., Ltd. Method and Apparatus for Multi-core Video Decoder
US20150208076A1 (en) * 2014-01-21 2015-07-23 Lsi Corporation Multi-core architecture for low latency video decoder
CN104980749A (zh) * 2014-04-11 2015-10-14 扬智科技股份有限公司 算术编码的解码装置及方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111381973A (zh) * 2018-12-28 2020-07-07 中兴通讯股份有限公司 一种语音数据处理方法、装置及计算机可读存储介质
CN111381973B (zh) * 2018-12-28 2024-03-01 中兴通讯股份有限公司 一种语音数据处理方法、装置及计算机可读存储介质
CN112714319A (zh) * 2020-12-24 2021-04-27 上海壁仞智能科技有限公司 计算机可读取存储介质、使用多个执行单元的视频编解码方法和装置
CN113542763A (zh) * 2021-07-21 2021-10-22 杭州当虹科技股份有限公司 高效的视频解码方法及解码器
CN113542763B (zh) * 2021-07-21 2022-06-10 杭州当虹科技股份有限公司 高效的视频解码方法及解码器
CN117395437A (zh) * 2023-12-11 2024-01-12 沐曦集成电路(南京)有限公司 一种基于异构计算的视频编解码方法、装置、设备及介质
CN117395437B (zh) * 2023-12-11 2024-04-05 沐曦集成电路(南京)有限公司 一种基于异构计算的视频编解码方法、装置、设备及介质

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