CN106897506A - 锁相环设计中输出信号周期抖动的预测方法 - Google Patents
锁相环设计中输出信号周期抖动的预测方法 Download PDFInfo
- Publication number
- CN106897506A CN106897506A CN201710071100.7A CN201710071100A CN106897506A CN 106897506 A CN106897506 A CN 106897506A CN 201710071100 A CN201710071100 A CN 201710071100A CN 106897506 A CN106897506 A CN 106897506A
- Authority
- CN
- China
- Prior art keywords
- noise
- phase
- output signal
- circuit module
- loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000013461 design Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000013178 mathematical model Methods 0.000 claims abstract description 24
- 230000000694 effects Effects 0.000 claims abstract description 6
- 206010044565 Tremor Diseases 0.000 claims 1
- 238000001914 filtration Methods 0.000 claims 1
- 230000000007 visual effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/10—Noise analysis or noise optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开了一种锁相环设计中输出信号周期抖动的预测方法。所述方法包括:建立锁相环各电路模块噪声源的等效数学模型;根据所述锁相环各电路模块噪声源的等效数学模型对鉴频鉴相器/电荷泵和环路滤波器的噪声进行预测,以及根据所述锁相环各电路模块噪声源的等效数学模型对压控振荡器和分频器的噪声进行预测;根据锁相环环路特性对各电路模块噪声源的作用,得到输出信号的相位噪声;根据所述输出信号的相位噪声与周期抖动之间的数学关系,得到输出信号的周期抖动。本发明提供的输出信号周期抖动预测方法直观、有效,适用于锁相环电路设计前的系统设计,能更好地为锁相环电路设计服务,避免重复设计。
Description
技术领域
本发明涉及集成电路设计技术领域,尤其涉及一种锁相环设计中输出信号周期抖动的预测方法。
背景技术
锁相环是无线通信系统中不可或缺的电路模块。随着无线通信的迅猛发展,当前越来越多的射频通信要求锁相环有更小的面积、更低的功耗和更高的性能,而在锁相环电路设计中,为了满足无线通信系统对其输出信号周期抖动的苛刻指标要求,如何在电路设计前对锁相环输出信号周期抖动进行预测,从而更好地为电路设计服务,是顺利进行锁相环电路设计的关键环节之一。
为了能够使锁相环电路设计指标达到预期要求,在电路设计前对锁相环进行系统设计是最为常用的方法。根据锁相环的线性系统模型,推导其开环传递函数,同时在保证锁相环稳定性的前提下对其环路参数进行设计,并使整个系统的指标满足设计要求,这是锁相环系统设计最常见的流程。但是,这种系统设计流程不能体现出锁相环输出信号的相位噪声性能,特别是输出信号相位噪声指标以一种时域形式周期抖动给出时,更加不能体现出输出信号性能是否满足设计要求。
发明内容
有鉴于此,本发明的主要目的是提出一种锁相环设计中输出信号周期抖动的预测方法,该预测方法直观、有效,能够解决锁相环系统设计中不能体现输出信号性能指标是否满足设计要求的问题,达到更好地为锁相环电路设计服务,避免重复进行电路设计的目的。
为达到上述目的,本发明提供了一种锁相环设计中输出信号周期抖动的预测方法,所述方法包括:
建立锁相环各电路模块噪声源的等效数学模型;
根据所述锁相环各电路模块噪声源的等效数学模型对鉴频鉴相器/电荷泵和环路滤波器的噪声进行预测,以及根据所述锁相环各电路模块噪声源的等效数学模型对压控振荡器和分频器的噪声进行预测;
根据锁相环环路特性对各电路模块噪声源的作用,得到输出信号的相位噪声;
根据所述输出信号的相位噪声与周期抖动之间的数学关系,得到输出信号的周期抖动。
可选地,所述根据所述锁相环各电路模块噪声源的等效数学模型对鉴频鉴相器/电荷泵和环路滤波器的噪声进行预测包括:基于环路特性的噪声模型对鉴频鉴相器/电荷泵和环路滤波器的噪声进行预测。
可选地,所述根据所述锁相环各电路模块噪声源的等效数学模型对压控振荡器和分频器的噪声进行预测包括:基于性能指标的噪声模型对压控振荡器和分频器的噪声进行预测。
可选地,各电路模块噪声在不同频率处对锁相环输出信号相位噪声贡献不一样,锁相环输出信号相位噪声为各电路模块在输出端噪声贡献之和。
本发明提供的锁相环设计中输出信号周期抖动的预测方法,对鉴频鉴相器/电荷泵和环路滤波器的噪声基于环路特性的噪声模型进行预测,预测结果更加准确、有效;对压控振荡器和分频器的噪声基于性能指标的噪声模型进行预测,预测方式更加直观、更有针对性;通过输出信号的频域指标来得到时域指标,这种周期抖动的预测方法更加灵活、有效。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。
图1为本发明实施例提供的锁相环设计中输出信号周期抖动的预测方法流程图;
图2是本发明实施例提供的锁相环系统噪声模型示意图;
图3是图2中各电路模块噪声源等效数学模型的示意图;
图4是图3中各电路模块噪声预测值的示意图;
图5是锁相环输出信号周期抖动预测值的示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
本发明实施例提供一种锁相环设计中输出信号周期抖动的预测方法,如图1所示,所述方法包括:
S11、建立锁相环各电路模块噪声源的等效数学模型。
S12、根据所述锁相环各电路模块噪声源的等效数学模型对鉴频鉴相器/电荷泵和环路滤波器的噪声进行预测,以及根据所述锁相环各电路模块噪声源的等效数学模型对压控振荡器和分频器的噪声进行预测。
S13、根据锁相环环路特性对各电路模块噪声源的作用,得到输出信号的相位噪声。
S14、根据所述输出信号的相位噪声与周期抖动之间的数学关系,得到输出信号的周期抖动。
本发明实施例提供的锁相环设计中输出信号周期抖动的预测方法,对鉴频鉴相器/电荷泵和环路滤波器的噪声基于环路特性的噪声模型进行预测,预测结果更加准确、有效;对压控振荡器和分频器的噪声基于性能指标的噪声模型进行预测,预测方式更加直观、更有针对性;通过输出信号的频域指标来得到时域指标,这种周期抖动的预测方法更加灵活、有效。
可选地,鉴频鉴相器/电荷泵电流噪声等效数学模型与锁相环环路参数有关,故基于环路特性的噪声模型对其进行预测;环路滤波器电压噪声等效数学模型也与环路参数有关,因此基于环路特性的噪声模型对其进行预测。
压控振荡器相位噪声等效数学模型与环路参数无关,故基于性能指标的噪声模型对其进行预测;分频器相位噪声等效数学模型与环路参数无关,因此基于性能指标的噪声模型对其进行预测。
可选地,各电路模块噪声在不同频率处对锁相环输出信号相位噪声贡献不一样,锁相环输出信号相位噪声为各电路模块在输出端噪声贡献之和。
可选地,锁相环输出信号的性能在频域用相位噪声来衡量,而在时域用周期抖动来衡量。
可选地,相位噪声和周期抖动存在一定的数学关系,因此可以将相位噪声转化为周期抖动。
如图2所示,为本发明实施例提供的锁相环系统噪声模型示意图。本发明提供的锁相环系统噪声模型包括输入参考信号的相位噪声1、鉴频鉴相器/电荷泵的电流噪声2、环路滤波器的电压噪声3、压控振荡器的相位噪声4和分频器的相位噪声5。由于输入参考信号由片外晶振所产生的高质量输出信号提供,其相位噪声贡献基本可以忽略。
如图3所示,为图2中各电路模块噪声源等效数学模型的示意图。图3所示的鉴频鉴相器/电荷泵噪声的等效数学模型6,由于电荷泵电流噪声不仅与自身的充放电电流有关,还与鉴频鉴相器复位脉冲宽度有关,一般将鉴频鉴相器和电荷泵的噪声统一等效为电荷泵的电流噪声,电荷泵的电流噪声主要由闪烁噪声和热噪声两部分组成。
图3所示环路滤波器噪声的等效数学模型7,环路滤波器的电压噪声由电阻R1上的热噪声传递到输出端产生,该电压噪声与滤波器各元件参数密切相关。
图3所示压控振荡器相位噪声的等效数学模型8,VCO实际的相位噪声模型比较复杂,为了能够直观、有效地预测其相位噪声,给出VCO在各频偏处相位噪声的典型值,再根据各频率区域相位噪声的衰减速率,可以提取得到相位噪声的近似表达式。
图3所示分频器相位噪声的等效数学模型9,采用与VCO相同的方法,也可以提取得到分频器相位噪声的近似表达式。
如图4所示,为图3中各电路模块噪声预测值的示意图。图4所示电荷泵电流噪声的预测值10,横坐标代表频率变量,单位为Hz;纵坐标代表电流噪声变量,单位为A2/Hz(dB)。图4所示环路滤波器电压噪声的预测值11,横坐标代表频率变量,单位为Hz;纵坐标代表电压噪声变量,单位为V2/Hz(dB)。图4所示VCO相位噪声的预测值12,横坐标代表频率变量,单位为Hz;纵坐标代表相位噪声变量,单位为dBc/Hz。图4所示分频器相位噪声的预测值13,横坐标代表频率变量,单位为Hz;纵坐标代表相位噪声变量,单位为dBc/Hz。
如图5所示,为锁相环输出信号周期抖动预测值的示意图。图5中的曲线代表输出信号的相位噪声,相位噪声与周期抖动存在以下数学关系,由图5中相位噪声曲线可以得到PLL输出信号的积分相噪为:
而周期抖动JRMS与积分相位噪声的关系为:
则有周期抖动JRMS与相位噪声之间的关系为:
其中f0为锁相环输出信号的频率,L(Δf)为输出信号的相位噪声表达式,a和b分别为相位噪声积分区间的下限和上限,对相位噪声的积分区间取感兴趣的频段,一般而言,频偏很小时,相位噪声没有意义不予考虑,频偏很大时,又因为其相位噪声很小可以忽略,取中间的一段频率范围作为积分区间,在这里取1k~10MHz作为相位噪声的积分区间。
根据上述方案,对图5中曲线在1k~10MHz频率区间进行积分,再做相应的数学处理,就可以得到锁相环输出信号周期抖动为0.38ps,至此,成功实现了锁相环输出信号周期抖动的预测。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应该以权利要求的保护范围为准。
Claims (5)
1.一种锁相环设计中输出信号周期抖动的预测方法,其特征在于,所述方法包括:
建立锁相环各电路模块噪声源的等效数学模型;
根据所述锁相环各电路模块噪声源的等效数学模型对鉴频鉴相器/电荷泵和环路滤波器的噪声进行预测,以及根据所述锁相环各电路模块噪声源的等效数学模型对压控振荡器和分频器的噪声进行预测;
根据锁相环环路特性对各电路模块噪声源的作用,得到输出信号的相位噪声;
根据所述输出信号的相位噪声与周期抖动之间的数学关系,得到输出信号的周期抖动。
2.根据权利要求1所述的方法,其特征在于,所述根据所述锁相环各电路模块噪声源的等效数学模型对鉴频鉴相器/电荷泵和环路滤波器的噪声进行预测包括:基于环路特性的噪声模型对鉴频鉴相器/电荷泵和环路滤波器的噪声进行预测。
3.根据权利要求1所述的方法,其特征在于,所述根据所述锁相环各电路模块噪声源的等效数学模型对压控振荡器和分频器的噪声进行预测包括:基于性能指标的噪声模型对压控振荡器和分频器的噪声进行预测。
4.根据权利要求1所述的方法,其特征在于,各电路模块噪声在不同频率处对锁相环输出信号相位噪声贡献不一样,锁相环输出信号相位噪声为各电路模块在输出端噪声贡献之和。
5.根据权利要求4所述的方法,其特征在于,锁相环输出信号性能在频域用相位噪声来衡量,在时域用周期抖动来衡量。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710071100.7A CN106897506B (zh) | 2017-02-09 | 2017-02-09 | 锁相环设计中输出信号周期抖动的预测方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710071100.7A CN106897506B (zh) | 2017-02-09 | 2017-02-09 | 锁相环设计中输出信号周期抖动的预测方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106897506A true CN106897506A (zh) | 2017-06-27 |
CN106897506B CN106897506B (zh) | 2020-05-01 |
Family
ID=59198736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710071100.7A Active CN106897506B (zh) | 2017-02-09 | 2017-02-09 | 锁相环设计中输出信号周期抖动的预测方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106897506B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108021777A (zh) * | 2017-12-28 | 2018-05-11 | 上海华力微电子有限公司 | 一种闪烁噪声统计模型及其提取方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090243676A1 (en) * | 2008-03-31 | 2009-10-01 | Kai Di Feng | Design Structure For Fractional-N Phased-Lock-Loop (PLL) System |
CN101833603A (zh) * | 2010-04-26 | 2010-09-15 | 杨磊 | 一种∑-△分数n频率综合器行为级建模方法 |
CN102684686A (zh) * | 2012-05-09 | 2012-09-19 | 上海宏力半导体制造有限公司 | 一种降低带内相位噪声的锁相环及其相应的工作方法 |
CN203014774U (zh) * | 2012-10-24 | 2013-06-19 | 四川和芯微电子股份有限公司 | 锁相环系统 |
KR20140136574A (ko) * | 2013-05-20 | 2014-12-01 | 한국과학기술원 | 스핀전달토크 나노 발진기를 이용한 프리스케일러 및 그 설계 방법 |
CN106100635A (zh) * | 2016-05-19 | 2016-11-09 | 中国电子科技集团公司第二十四研究所 | 锁相环时钟抖动的仿真方法及系统 |
-
2017
- 2017-02-09 CN CN201710071100.7A patent/CN106897506B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090243676A1 (en) * | 2008-03-31 | 2009-10-01 | Kai Di Feng | Design Structure For Fractional-N Phased-Lock-Loop (PLL) System |
CN101833603A (zh) * | 2010-04-26 | 2010-09-15 | 杨磊 | 一种∑-△分数n频率综合器行为级建模方法 |
CN102684686A (zh) * | 2012-05-09 | 2012-09-19 | 上海宏力半导体制造有限公司 | 一种降低带内相位噪声的锁相环及其相应的工作方法 |
CN203014774U (zh) * | 2012-10-24 | 2013-06-19 | 四川和芯微电子股份有限公司 | 锁相环系统 |
KR20140136574A (ko) * | 2013-05-20 | 2014-12-01 | 한국과학기술원 | 스핀전달토크 나노 발진기를 이용한 프리스케일러 및 그 설계 방법 |
CN106100635A (zh) * | 2016-05-19 | 2016-11-09 | 中国电子科技集团公司第二十四研究所 | 锁相环时钟抖动的仿真方法及系统 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108021777A (zh) * | 2017-12-28 | 2018-05-11 | 上海华力微电子有限公司 | 一种闪烁噪声统计模型及其提取方法 |
CN108021777B (zh) * | 2017-12-28 | 2021-09-03 | 上海华力微电子有限公司 | 一种闪烁噪声统计模型的建模方法及其提取方法 |
Also Published As
Publication number | Publication date |
---|---|
CN106897506B (zh) | 2020-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Staszewski et al. | Event-driven simulation and modeling of phase noise of an RF oscillator | |
US6650193B2 (en) | Oscillator with a noise reduction function, a writer, and a method of controlling a writer | |
US8724765B2 (en) | Locking system and method thereof | |
US20080018369A1 (en) | Phase locked loop (PLL) method and architecture | |
CN102684685B (zh) | 锁相回路及其方法 | |
CN101833603B (zh) | 一种∑-△分数n频率综合器行为级建模方法 | |
CN107040243A (zh) | 低频精密振荡器 | |
CN105187061B (zh) | 晶振控制方法及其装置 | |
CN102823137B (zh) | 弥补注入锁定的装置及方法 | |
US12074530B2 (en) | Systems and methods for controlling wind converters | |
CN201243273Y (zh) | 温补压控恒温晶体振荡器 | |
CN102457272A (zh) | 频率校正装置、方法及锁相回路 | |
CN109639238A (zh) | 一种无源晶振驱动调控的方法、装置、设备及存储介质 | |
CN106027046A (zh) | 一种基于原子钟的高纯度基准源产生方法及系统 | |
CN106897506A (zh) | 锁相环设计中输出信号周期抖动的预测方法 | |
US20070152759A1 (en) | Phase-locked loop with tunable-transfer function | |
CN207399177U (zh) | 电子设备 | |
CN104849547A (zh) | 一种提高yto预置准确度的校准方法及校准系统 | |
CN201869161U (zh) | 高频高稳锁相恒温晶振 | |
CN103312324B (zh) | 短波段信号的生成方法及系统 | |
CN205563133U (zh) | 反弹高q值数字式pll锁相环仿真系统 | |
CN103513698A (zh) | 一种时钟信号校准方法、装置及电子设备 | |
CN203368443U (zh) | 短波段信号的生成系统 | |
CN102420606B (zh) | 一种低相噪小步进频综实现方法 | |
US9337851B2 (en) | Phase locked loop circuit equipped with unity gain bandwidth adjustment |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |