CN106878003A - 一种四值编码高速相位调制系统及调制方法 - Google Patents

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Abstract

本发明提供了一种四值编码高速相位调制系统及调制方法，包括依次相连的FPGA数字电平信号输出电路、驱动器放大电路和相位调制器；所述FPGA数字电平信号输出电路，能够在一个周期内随机输出三路数字电平信号；所述三路数字电平信号经过驱动放大电路的放大后，驱动相位调制器实现四相位的编码；所述相位调制器为三电极的相位调制器，通过在光域上多次加载固定π/2相位的原理，利用商用成熟的电路技术实现高达GHz的四相位调制速率。相比现有技术，所需要驱动相位调制器的电信号幅度值仅为常规调制方法的一半，不需要额外的高精度电路模块来辅助实现，降低了实现难度和成本；三路驱动信号之间的调节相互独立，提高了系统的稳定性。

Description

一种四值编码高速相位调制系统及调制方法
技术领域
本发明涉及一种四值编码高速相位调制系统及调制方法，特别是涉及一种适用于GHz调制速度的四值编码高速相位调制系统及调制方法。
背景技术
量子密码，即量子密钥分发(Quantum Key Distribution，QKD)是目前学界公认的无条件安全的点对点信息安全传输方式，原理上不可破解，能抵御量子技术攻击和任意破译方法。QKD系统多以光子作为信息载体，在编码方式上，主要有相位编码和偏振编码。QKD系统以单模光纤为传输信道，光子在信道中传输时，存在双折射，且环境对偏振态的扰动较大，因此光纤信道中的量子密钥分发一般采用相位编码方式。
如何实现量子信号的随机高速相位的编解编码是实现高速QKD系统的关键技术之一。目前报道的高速相位QKD系统一般采用基于铌酸锂(LiNbO3)波导材料的电光调制器件实现对光子量子相位的调制。在这一过程中，驱动调制器电极的电压信号与调制的相位直接相关，调制电压的精度和时间分辨率决定了加载调制相位的精度，因此对用于相位调制的驱动信号对电压信号的平坦度和时间抖动有很高的要求。现有实现量子态相位编码驱动电压的方法主要采用数模转换、模拟开关等电路。这些方法在百兆以内的QKD系统中，一般可以满足调制电压对切换速度和电压平坦度的要求。但由于数模转换芯片存在建立保持时间、模拟开关存在切换时间等限制，难以满足1Gbps以上调制速率需求。近年来有相关研究人员提出了采用输出多路电信号，利用“加法器”或者耦合器将多路信号在电域的“加法”后输出，实现了由单一的二进制的高低电平组合成4个电压值来实现所需的四相位编码。虽然该方案能达到GHz的调制速度，但需要增加一个耦合器的电路模块，而且对该模块的电学指标要求严格，同时在实际操作中需要精细调节多路输出信号的高低电压来“加法”实现所需调制信号，加大了调试难度。
基于BB84相位编码协议的单光子量子密钥分发系统中，需要发送端高速随机的对相位调制器加载四个电平值，从而完成随机四相位调制。传统主要使用包括数模转换、模拟开关等方法产生调制电压，虽然产生的调制电压能够满足要求但是受限于芯片的切换速度，不能实现GHz的调制速度；同时利用电域“加法”的相位调制系统虽然可以实现GHz的四值电平转换速率，但是需要增加一个对指标要求较高的耦合器模块同时还需精细调节多路信号输出使得可以在电域上精确“加出”调制电压，但在实际运用当中存在耦合器指标不够完美，多路电信号精细调节困难等原因使得导致最终输出调制波形有畸变，以致调节相位值不准，时序控制困难等。
发明内容
本发明要解决的技术问题是提供一种适用于相位编码QKD系统的，能够适用于GHz高速调制的，高速低电压四值编码高速相位调制系统及调制方法。
本发明采用的技术方案如下：一种四值编码高速相位调制系统，包括依次相连的FPGA数字电平信号输出电路、驱动器放大电路和相位调制器；所述FPGA数字电平信号输出电路，能够在一个周期内随机输出三路数字电平信号；所述三路数字电平信号经过驱动放大电路的放大后，驱动相位调制器实现四相位的编码；所述相位调制器为三电极的相位调制器。
解决了传统编码的相位QKD系统中的相位调制电压转换速度较低不能适用于GHz的QKD系统的问题，同时也解决了现有能够实现高速相位调制的方案中需增加高精度指标的功率耦合器模块以及还需要多路信号配合精细调节等问题。
基于上述四值编码高速相位调制系统的调制方法为：
当需要加载的相位为0时，FPGA数字电平信号输出电路输出的三路数字电平信号均为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度也均为0V，完成对光脉冲0相位的调制；即光脉冲依次通过三个端口电极连接的三段晶体时均加载了0相位，故使得调制器加载给光脉冲的相位为0，完成了对光脉冲0相位的调制；
当需要加载的相位为π/2时，相位调制器所需加载的驱动电压值为π/2V，则FPGA数字电平信号输出电路输出的三路数字电平信号其中一路为1，其余两路为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度其中一个为π/2V，其余两个为0V，完成对光脉冲π/2相位的调制；即光脉冲在通过三个端口电极连接的三段晶体时，其中一段晶体加载了π/2相位，另外两段晶体加载的相位均为0，故使得调制器加载给光脉冲的相位为π/2，完成了对光脉冲π/2相位的调制；
当需要加载的相位为π时，FPGA数字电平信号输出电路输出的三路数字电平信号其中两路为1，其余一路为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度其中两个为π/2V，其余一个为0V，完成对光脉冲π相位的调制；即光脉冲在通过三个端口电极连接的三段晶体时，其中两段晶体加载了π/2相位，另外一段晶体加载的相位为0，最终使得调制器加载给光脉冲的相位为π，完成了对光脉冲π相位的调制；
当需要加载的相位为3π/2时，FPGA数字电平信号输出电路输出的三路数字电平信号均为1，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度均为π/2V，完成对光脉冲3π/2相位的调制；即光脉冲在通过三个端口电极连接的三段晶体时，三段晶体均加载了π/2相位，最终使得调制器加载给光脉冲的相位为3π/2，完成了对光脉冲3π/2相位的调制。
通过在光域上多次加载固定π/2相位的原理，可以利用商用成熟的电路技术实现高达GHz的四相位调制速率；相比现有的方案本发明中所需要驱动相位调制器的电信号幅度值仅为常规调制方法的一半，同时不需要额外的高精度电路模块来辅助实现，降低了实现难度和成本；三路驱动信号之间的调节相互独立，无需配合调试，提高了系统的稳定性降低了系统实现难度。
与现有技术相比，本发明的有益效果是：通过在光域上多次加载固定π/2相位的原理，可以利用商用成熟的电路技术实现高达GHz的四相位调制速率；相比现有的方案本发明中所需要驱动相位调制器的电信号幅度值仅为常规调制方法的一半，同时不需要额外的高精度电路模块来辅助实现，降低了实现难度和成本；三路驱动信号之间的调节相互独立，无需配合调试，提高了系统的稳定性降低了系统实现难度。
解决了传统编码的相位QKD系统中的相位调制电压转换速度较低不能适用于GHz的QKD系统的问题，同时也解决了现有能够实现高速相位调制的方案中需增加高精度指标的功率耦合器模块以及还需要多路信号配合精细调节等问题。
附图说明
图1为本发明其中一实施例的系统结构示意图。
图2为本发明其中一实施例的四值相位调制示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本说明书(包括摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
具体实施例1
如图1所示，一种四值编码高速相位调制系统，包括依次相连的FPGA数字电平信号输出电路、驱动器放大电路和相位调制器；所述FPGA数字电平信号输出电路，能够在一个周期内随机输出三路数字电平信号；所述三路数字电平信号经过驱动放大电路的放大后，驱动相位调制器实现四相位的编码；所述相位调制器为三电极的相位调制器。在本具体实施例中，所述三路数字电平信号经过驱动放大电路的放大后，形成A、B、C三路驱动信号，对应相位调制的A、B、C三个端口电极。
具体实施例2，在具体实施例1的基础上，四值编码高速相位调制方法为：
如图1和图2所示，当需要加载的相位为0时，FPGA数字电平信号输出电路输出的三路数字电平信号均为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度也均为0V，完成对光脉冲0相位的调制；即光脉冲依次通过A、B、C三个端口电极连接的三段晶体时均加载了0相位，故使得调制器加载给光脉冲的相位为0，完成了对光脉冲0相位的调制。
当需要加载的相位为π/2时，相位调制器所需加载的驱动电压值为π/2V，则FPGA数字电平信号输出电路输出的三路数字电平信号其中一路为1，其余两路为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度其中一个为π/2V，其余两个为0V，完成对光脉冲π/2相位的调制。在本具体实施例中，光脉冲在首先通过A端口电极连接的第一段晶体时加载了π/2相位，再通过B和C端口电极连接的第二、第三段晶体时加载的相位均为0，故使得调制器加载给光脉冲的相位为π/2，完成了对光脉冲π/2相位的调制。
当需要加载的相位为π时，FPGA数字电平信号输出电路输出的三路数字电平信号其中两路为1，其余一路为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度其中两个为π/2V，其余一个为0V，完成对光脉冲π相位的调制。在本具体实施例中，光脉冲首先通过A端口电极连接的第一段晶体时加载了π/2相位，再通过B端口电极连接的第二段晶体时又加载了π/2相位，最后通过C端口电极连接的第三段晶体时加载了0相位，最终使得调制器加载给光脉冲的相位为π，完成了对光脉冲π相位的调制。
当需要加载的相位为3π/2时，FPGA数字电平信号输出电路输出的三路数字电平信号均为1，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度均为π/2V，完成对光脉冲3π/2相位的调制；在本具体实施例中，光脉冲首先通过A端口电极连接的第一段晶体时加载了π/2相位，再通过B端口电极连接的第二段晶体时又加载了π/2相位，最后通过C端口电极连接的第三段晶体时加载了π/2相位，最终使得调制器加载给光脉冲的相位为3π/2，完成了对光脉冲3π/2相位的调制。

Claims (2)

1.一种四值编码高速相位调制系统，其特征在于：包括依次相连的FPGA数字电平信号输出电路、驱动器放大电路和相位调制器；所述FPGA数字电平信号输出电路，能够在一个周期内随机输出三路数字电平信号；所述三路数字电平信号经过驱动放大电路的放大后，驱动相位调制器实现四相位的编码；所述相位调制器为三电极的相位调制器。
2.基于权利要求1所述四值编码高速相位调制系统的调制方法，具体方法为：
当需要加载的相位为0时，FPGA数字电平信号输出电路输出的三路数字电平信号均为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度也均为0V，完成对光脉冲0相位的调制；
当需要加载的相位为π/2时，相位调制器所需加载的驱动电压值为π/2V，则FPGA数字电平信号输出电路输出的三路数字电平信号其中一路为1，其余两路为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度其中一个为π/2V，其余两个为0V，完成对光脉冲π/2相位的调制；
当需要加载的相位为π时，FPGA数字电平信号输出电路输出的三路数字电平信号其中两路为1，其余一路为0，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度其中两个为π/2V，其余一个为0V，完成对光脉冲π相位的调制；
当需要加载的相位为3π/2时，FPGA数字电平信号输出电路输出的三路数字电平信号均为1，此时三路数字电平信号经过放大后，驱动器放大电路输出到相位调制器的三个电极的电压幅度均为π/2V，完成对光脉冲3π/2相位的调制。
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