CN106776377B - 一种用于并发读取多个存储单元的地址合并处理电路 - Google Patents

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牛少平
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Abstract

本发明属于集成电路技术领域，涉及一种用于并发读取多个存储单元的地址合并处理电路，包括：冲突检测和控制调度单元(1)、地址收集合并单元(2)、地址Crossbar(4)、数据缓存(3)和数据Crossbar(5)。本发明提供的一用于并发读取多个存储单元的地址合并处理电路，用于实现寄存器文件与存储器之间的数据交换，可同时运行n个并行/并发执行的任务，支持地址比较合并，支持非阻塞操作。

Description

一种用于并发读取多个存储单元的地址合并处理电路
技术领域
本发明属于集成电路技术领域，涉及一种用于并发读取多个存储单元的地址合并处理电路。
背景技术
现代处理器设计中，寄存器文件与存储器之间的数据交换频繁发生，数据交换的性能也充分影响着整个处理器运行速率。这就要求处理存储的单元能够同时处理不同存储器的数据交换，以及对存储器进行访问前的请求合并及串并转换功能。
发明内容
本发明的目的是：
本发明提供一种用于并发读取多个存储单元的地址合并处理电路，从而能够实现提高寄存器文件与存储器之间的数据交换效率。
本发明的技术解决方案是：
一种用于并发读取多个存储单元的地址合并处理电路，包括：
冲突检测和控制调度单元(1)、地址收集合并单元(2)、地址Crossbar(4)、数据缓存(3)和数据Crossbar(5)；
冲突检测和控制调度单元(1)，该单元对外部送来的同一周期多个地址进行监测，判断是否有冲突发生；如果有，产生控制指令并将所有地址信息以及所述控制指令发送给地址收集合并单元(2)；此外冲突检测和控制调度单元(1)还将数据缓存(3)发送的写回请求发送给外部进行仲裁，将仲裁结果返回给数据缓存(3)；
地址收集合并单元(2)，将冲突检测和控制调度单元(1)发送的同一周期的地址根据指令进行缓存、合并，并记录合并结果，产生访问请求发送给地址Crossbar(4)；地址收集合并单元(2)还负责将合并结果发送给数据Crossbar(5)；将所有缓存、合并后的地址发送给地址Crossbar(4)；
地址Crossbar(4)，将所有缓存、合并后的地址发送到外部存储；
数据Crossbar(5)，根据地址收集合并单元(2)发送的合并结果，将外部存储返回的数据发送给数据缓存(3)；
数据缓存(3)，将数据Crossbar(5)返回的数据进行缓存，并向冲突检测和控制调度单元(1)发送写回请求，接收冲突检测和控制调度单元(1)的仲裁结果，如果仲裁通过，将返回数据发送给外部，否则一直等待。
所述外部存储包括：Local SRAM、Cache。
本发明的优点是：本发明提供的一用于并发读取多个存储单元的地址合并处理电路，用于实现寄存器文件与存储器之间的数据交换，可同时运行n个并行/并发执行的任务，支持地址比较合并，支持非阻塞操作。
附图说明
图1为本发明的方法模块图；
图2为串并转换方法图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图和具体实施例对本发明的技术方案做进一步详细描述。
一种用于并发读取多个存储单元的地址合并处理电路，如图1所示，包括：
冲突检测和控制调度单元(1)、地址收集合并单元(2)、地址Crossbar(4)、数据缓存(3)和数据Crossbar(5)；
冲突检测和控制调度单元(1)，该单元对外部送来的同一周期多个地址进行监测，判断是否有冲突发生；如果有，产生控制指令并将所有地址信息以及所述控制指令发送给地址收集合并单元(2)；此外冲突检测和控制调度单元(1)还将数据缓存(3)发送的写回请求发送给外部进行仲裁，将仲裁结果返回给数据缓存(3)；
地址收集合并单元(2)，将冲突检测和控制调度单元(1)发送的同一周期的地址根据指令进行缓存、合并，并记录合并结果，产生访问请求发送给地址Crossbar(4)；地址收集合并单元(2)还负责将合并结果发送给数据Crossbar(5)；将所有缓存、合并后的地址发送给地址Crossbar(4)；
地址Crossbar(4)，将所有缓存、合并后的地址发送到外部存储；
数据Crossbar(5)，将外部存储返回的数据根据地址收集合并单元(2)发送的合并结果将数据发送给数据缓存(3)；
数据缓存(3)，将数据Crossbar(5)返回的数据进行缓存，并向冲突检测和控制调度单元(1)发送写回请求，接收冲突检测和控制调度单元(1)的仲裁结果，如果仲裁通过，将返回数据发送给外部，否则一直等待。
所述外部存储包括：Local SRAM、Cache。
其中，地址收集合并单元(2)，将冲突检测和控制调度单元(1)发送的同一周期的地址根据指令进行合并的方法如下：
1)先将第一个有效地址发送出去，同时将地址两两比较的结果存储下来。
2)第二周期，如果第二个地址和第一个不同，则第二个地址发送；如果第二个地址和第一个相同，则第二个地址不发，同时根据第三个和第一个比较的结果同理进行处理。
由于支持非阻塞，对上层下发的每个请求，如果存储访问不冲突根据请求号周期不同分别在多个单元进行合并地址、一次请求的数据读取完成后请求写回。
由于多个存储不冲突的请求可以同时进行，并且返回数据可能乱序，所以对请求中附加了请求号以及周期信息，返回数据根据请求号周期号不同对应存储。
请求的并串转换如图2所示：n个不同模块同时处理n个请求类型，可能会出现请求冲突。所以根据请求类型不同存在n个fifo中，进行仲裁将请求从fifo中读出发送给存储器，调度采用广度优先。
对同一个请求数据读取完成的写回请求，由内部进行仲裁并发送给写回单元。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (2)

1.一种用于并发读取多个存储单元的地址合并处理电路，其特征在于，包括：
冲突检测和控制调度单元(1)、地址收集合并单元(2)、地址Crossbar(4)、数据缓存(3)和数据Crossbar(5)；
冲突检测和控制调度单元(1)，该单元对外部送来的同一周期多个地址进行监测，判断是否有冲突发生；如果有，产生控制指令并将所有地址信息以及所述控制指令发送给地址收集合并单元(2)；此外冲突检测和控制调度单元(1)还将数据缓存(3)发送的写回请求发送给外部进行仲裁，将仲裁结果返回给数据缓存(3)；
地址收集合并单元(2)，将冲突检测和控制调度单元(1)发送的同一周期的地址根据指令进行缓存、合并，并记录合并结果，产生访问请求发送给地址Crossbar(4)；地址收集合并单元(2)还负责将合并结果发送给数据Crossbar(5)；将所有缓存、合并后的地址发送给地址Crossbar(4)；
地址Crossbar(4)，将所有缓存、合并后的地址发送到外部存储；
数据Crossbar(5)，根据地址收集合并单元(2)发送的合并结果将外部存储返回的数据发送给数据缓存(3)；
数据缓存(3)，将数据Crossbar(5)返回的数据进行缓存，并向冲突检测和控制调度单元(1)发送写回请求，接收冲突检测和控制调度单元(1)的仲裁结果，如果仲裁通过，将返回数据发送给外部，否则一直等待。
2.如权利要求1所述的一种用于并发读取多个存储单元的地址合并处理电路，其特征在于，所述外部存储包括：Local SRAM、Cache。
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