CN106771351B - 基于数字相频检测法的谐振式加速度计频率锁定电路 - Google Patents

Abstract

本发明公开了基于数字相频检测法的谐振式加速度计频率锁定电路装置，由硅微谐振式微加速度计的两组信号敏感电极、两组力矩反馈电极以及两组恒幅稳频控制电路组成。每组恒幅稳频控制电路包括检测接口电路、解调滤波电路、AD采样电路、比较器电路、FPGA控制算法、DA转换电路、驱动接口电路，硅微谐振式微加速度计的信号敏感电极与检测接口电路相连接、硅微谐振式微加速度计的力矩反馈电极与驱动接口电路相连接。本发明采用分开获取信号幅值和相位信息的方法，能够用低速率高精度的AD实现幅值的高精度采样，同时采用高速比较器对信号进行转换以保留信号的相位信息，从而实现了高转换速率和量化精度的协调，提高了测控电路的整体精度。

Description

基于数字相频检测法的谐振式加速度计频率锁定电路

技术领域

本发明涉及微机电系统(MEMS)和微惯性器件测量技术，具体涉及到一种基于数字相频检测法的谐振式加速度计频率锁定电路装置。

背景技术

微机电加速度计是指利用微机电系统(MEMS)技术，并依据哥式效应原理工作的一类加速度计。根据敏感信号的不同，微机电加速度计可分为电容式微加速度计、谐振式微加速度计、压阻式微加速度计、压电式微加速度计和隧道电流式微加速度计。谐振式微加速度计直接将被测加速度转换为谐振器的频率变化，具有高灵敏度、较宽的动态范围、以及直接输出数字量等优势，使其成为新一代高精度微机电加速度计的发展方向。现有技术中报道了很多种数字控制方式，大多数控制方式需要采用精度高、速率快的AD转换芯片对信号进行采样，以完整的保留信号的幅度、相位信息，但AD转换芯片的采样速率和量化精度相互制约，从而限制了整个测控电路了精度。因此，将信号的幅值、相位信息分别提取成为提高谐振式加速度计测控电路精度的关键所在。

发明内容

发明目的：针对现有技术不足，本发明设计了一种基于数字相频检测法的谐振式加速度计频率锁定电路装置。

技术方案：基于数字相频检测法的谐振式加速度计频率锁定电路，包括谐振式微加速度计，在所述谐振式微加速度计上设有至少两组信号敏感电极以及与所述信号敏感电极相对应的力矩反馈电极；

每组所述信号敏感电极与相对应的所述力矩反馈电极之间通过恒幅稳频控制电路连接；所述恒幅稳频控制电路包括检测接口电路、解调滤波电路、AD采样电路、比较器电路、FPGA控制模块、DA转换电路、驱动接口电路；

所述检测接口电路与所述信号敏感电极连接；所述驱动接口电路与所述力矩反馈电极连接；所述检测接口电路一路输出与所述解调滤波电路连接；所述检测接口电路的另一路输出与所述比较器电路连接；所述比较器电路一路输出连接所述FPGA控制模块，另一路输出与所述解调滤波电路连接；所述解调滤波电路、AD采样电路、FPGA控制模块、DA转换电路以及驱动接口电路依次连接；

所述FPGA控制模块包括恒幅控制电路和稳频控制电路；所述恒幅控制电路包括依次连接的第一滤波模块和第一PI控制模块；所述第一滤波模块与所述AD采样电路连接；所述第一PI控制模块连接输出调理模块；所述稳频控制电路包括依次连接的鉴频鉴相器、第二滤波模块、第二PI控制模块以及移位相加控制模块；所述鉴频鉴相器与所述比较器电路连接；所述移位相加控制模块的一路输出端连接有数字比较器，所述数字比较器的输出端连接所述鉴频鉴相器；所述移位相加控制模块的另一路输出端连接所述输出调理模块；所述输出调理模块与所述DA转换电路连接。

所述鉴频鉴相器包括第一触发器模块、第二触发器模块以及与两个触发器模块连接的逻辑判断模块；两个所述触发器模块分别与所述比较器电路和数字比较器连接；所述逻辑判断模块的输出包含超前、滞后、跟踪三种状态并将状态反馈给两个所述触发器模块；所述逻辑逻辑判断模块连接滤波模块。

所述滤波模块包括若干寄存器，输入端乘法器，输入端存储器，寄存端乘法器，寄存端存储器，输出端乘法器，输出端存储器以及加法器(41)；

所述寄存器与所述滤波模块的输入及加法器的输出连接；滤波模块的输入与所述输入端乘法器连接，输入端乘法器连接有输入端存储器；寄存器的输出分别作为寄存端乘法器的输入，所述寄存端乘法器分别连接有寄存端存储器；所述输入端乘法器、寄存端乘法器的输出与加法器相连接，所述加法器作为输出端乘法器的输入，所述输出端乘法器连接有输出端存储器；所述输出端乘法器的输出作为整个滤波模块的输出与相位的PI控制模块相连接。

所述PI控制模块采用增量式PI控制算法，包括参考模块、比较环节、比例环节、第一输入信号寄存器、第二输入信号、积分环节以及加法器；所述比较环节连接所述滤波模块以及所述参考模块；所述比较环节的输出端分别与比例环节及第一输入信号寄存器连接；所述第一输入信号寄存器的输出端连接积分环节；所述比例环节、所述积分环节以及所述第二输入信号寄存器的输出端均与所述加法器连接；所述加法器的输出一路与所述第二输入信号寄存器连接，一路与所述移位相加控制模块的输入相连接。

所述移位相加控制模块的移位相加算法用于相位跟踪，同时作为反馈回路中的数字比较器的输入；包括第一位数选择器、第二位数选择器、加法器、初始相位比较器、相位控制字寄存器、象限映射器以及移位相加流水线算法模块；

两个所述位数选择器分别提取相位的PI控制器输出的低N-2位和高二位数据；所述第一位数选择器与所述加法器连接；所述第二位数选择器分别连接所述初始相位比较器和所述相位控制字寄存器；所述初始相位比较器与所述加法器连接；所述相位控制字寄存器连接所述象限映射器；所述加法器与所述象限映射器的输出端均与所述移位相加流水线算法模块连接。

有益效果：

(1)采用基于相频检测法的鉴相模式，具有精度高、动态范围宽、精度高等优点。

(2)分开获取信号的幅值和相位信息，能够用低速率高精度的AD实现幅值的高精度采样，同时采用高速比较器获取信号的相位信息，从而实现了高转换速率和量化精度的协调，提高了电路的整体精度。

(3)基于移位相加算法实现相位的闭环控制，采用多级流水线的方式实现相位的控制，节省了硬件资源的同时具有较高的相位精度。

(4)使用二路独立的恒幅稳频控制回路，有效地抑制了回路间的相互干扰，提高了系统的稳定性。

(5)谐振式加速度计数字控制电路具有数字化控制和输出的优点，便于与外设接口相连接，所有的控制算法均在FPGA内实现，具有集成度高、体积小、功耗低等优点。

附图说明

图1是本发明的基于数字相频检测法的谐振式加速度计频率锁定电路框图。

图2是本发明的FPGA控制算法框图。

图3是本发明的鉴频鉴相器算法框图。

图4是本发明的二阶IIR算法框图。

图5是本发明的PI控制算法框图。

图6是本发明的移位相加算法框图。

其中，1为硅微谐振式微加速度计，2、9为检测接口电路，3、10为解调滤波电路，4、11为比较器电路，5、12为AD采样电路，6、13为FPGA控制模块7、14为DA转换电路，8、15为驱动接口电路，16为第一滤波模块，17为第一PI控制模块，18为鉴频鉴相器，19为第二滤波模块，20为第二PI控制模块，21为移位相加控制模块，22为数字比较器23为输出调理模块，24为第一触发器模块，25为第二触发器模块，26为逻辑判断模块，27、28、35、36为寄存器，29为输入端乘法器，31、33、37、39为寄存端乘法器，42为输出端乘法器，30为输入端存储器，32、34、38、40为寄存端存储器，43为输出端存储器，41为加法器，44为比较环节，45为参考模块46为比例环节，47为第一输入信号寄存器，50为第二输入信号寄存器，48为积分环节，49为加法器，51为第一位数选择器，53为第二位数选择器，52为加法器，54为初始相位比较器，55为相位控制字寄存器，56为象限映射器，57为移位相加流水线算法模块。

具体实施方式

下面结合附图对本发明做更进一步的解释。

如图1所示，一种基于数字相频检测法的谐振式加速度计频率锁定电路装置，由硅微谐振式微加速度计1的两组信号敏感电极Ai、Bi，两组力矩反馈电极Ao、Bo以及两组恒幅稳频控制电路组成。每组恒幅稳频控制电路包括检测接口电路2、9，解调滤波电路3、10，AD采样电路5、12，比较器电路4、11，FPGA控制模块6、13，DA转换电路7、14，驱动接口电路8、15。硅微谐振式微加速度计1的信号敏感电极Ai、Bi与检测接口电路2、9相连接实现对检测信号的C/V转换、放大、滤波处理，检测接口电路2、9的一路输出作为比较器电路4、11的输入，比较器电路4、11输出保留信号相位信息的方波信号作为FPGA控制模块6、13中稳频控制模块的输入信号，检测接口电路2、9的另一路输出与比较器电路4、11的输出作为解调滤波电路3、10的输入信号，解调滤波电路3、10的输出经AD采样电路5、12得到信号的幅度信息作为FPGA控制模块6、13中恒幅控制模块的输入信号，FPGA控制模块6、13的输出经DA转换电路7、14后与驱动接口电路8、15相连接，驱动接口电路8、15的输出作为硅微谐振式微加速度计1的力矩反馈电极Ao、Bo的输入信号，实现基于数字相频检测法的谐振式加速度计频率锁定电路装置。

如图2所示，FPGA控制模块6、13主要包括第一滤波模块16、第二滤波模块19，第一PI控制模块17、第二PI控制模块20，鉴频鉴相器18、输出调理模块23。检测接口电路2、9的输出信号一路经解调滤波电路3、10得到其幅值信号，解调滤波电路3、10的输出经AD采样电路5、12完成模数转换，AD采样电路5、12的转换结果作为FPGA控制模块中信号的幅度信息，经第一滤波模块16、第一PI控制模块17进行幅度调节，幅度的第一PI控制模块17的输出与输出调理模块23相连接作为驱动信号的幅度信号，实现驱动信号的自增益控制功能；检测接口电路2、9的输出信号另一路经比较器电路4、11完成模拟信号到方波信号的转换，比较器电路4、11与数字比较器22的输出分别作为鉴频鉴相器18的二路触发信号的输入，鉴频鉴相器18的输出作为FPGA控制模块中信号的相位信息，经第二滤波模块19、第二PI控制模块20进行相位调节，相位的第二PI控制模块20的输出作为移位相加控制模块21的输入实现相位的控制，移位相加控制模块21的输出一路反馈回路中数字比较器22的输入，另一路与输出调理模块23的输入端相连接作为驱动的相位信息，实现锁相的功能。移位相加控制模块21与幅度的第一PI控制模块17的输出作为输出调理模块23的二路输入，输出调理模块23对二路信号进行乘法运算，输出环路需要的控制信号，实现对加速度计的恒幅稳频驱动。

如图3所示，鉴频鉴相器算法18主要包括第一触发器模块24、第二触发器模块25，逻辑判断模块26。比较器电路4和数字比较器22的输出分别作为第一触发器模块24、第二触发器模块25触发信号的输入，两个触发器模块24、25的输出作为逻辑判断模块26的输入，逻辑判断模块26的包含了四种状态，但逻辑判断模块26一路输出作为反馈信号进入两个触发器模块24、25抑制比较器电路4和数字比较器22都为高电平的情况，使得整个鉴频鉴相器算法18的输出相位处于超前、滞后、跟踪三种状态之一，鉴频鉴相器算法18的输出作为相位控制中第二滤波模块19的输入。

如图4所示，滤波模块由输入端存储器30，寄存端存储器32、34、38、40，输出端存储器43，寄存器27、28、35、36，输入端乘法器29，寄存端乘法器31、33、37、39，输出端乘法器42以及加法器41组成，输入端存储器30，寄存端存储器32、34、38、40，输出端存储器43用于存放滤波模块的参数值，寄存器27、28、35、36用于保存当前的输入值并输出之前状态的保存值，输入端乘法器29，寄存端乘法器31、33、37、39，输出端乘法器42以及加法器41分别实现乘法与加法运算，滤波模块的输入与寄存器27及输入端乘法器29连接，加法器41的输出与寄存器35连接，寄存器27、35的输出分别与寄存器28、36的输入相连接；寄存器27、28、35、36的输出作为寄存端乘法器31、33、37、39的输入，与寄存端乘法器31、33、37、39连接有寄存端存储器32、34、38、40；输入端乘法器29以及寄存端乘法器31、33、37、39的输出与加法器41的相连接，加法器41与输出端存储器43作为输出端乘法器43的二路输入，输出端乘法器43的输出作为整个滤波模块的输出与相位的PI控制模块20相连接。

如图5所示，PI控制模块17、20采用增量式PI控制算法，PI控制模块20包括参考模块45，比较环节44，比例环节46，第一、第二输入信号寄存器47、50，积分环节48，以及加法器49；比较器对滤波模块输入信号与参考模块45的参考信号作差得到误差信号，误差信号与比例环节46和第一输入信号寄存器47相连接，第一、第二输入信号寄存器47、50用于保存当前的输入值并输出之前状态的保存值，第一输入信号寄存器47的输出作为积分环节48的输入，比例环节46、积分环节48以及第二输入信号寄存器50的输出作为加法器49的输入，第二输入信号寄存器50用于保存前一时刻的输出值，加法器49作为第二输入信号寄存器50的输入以及整个PI控制算法的输出与移位相加控制模块21的输入相连接。

如图6所示，移位相加控制模块21的移位相加算法用于相位跟踪，同时作为反馈回路中的数字比较器22的输入，实现锁相环的功能。移位相加控制模块21由第一、第二位数选择器51、53，加法器52，初始相位比较器54，相位控制字寄存器55，象限映射器56以及移位相加流水线算法模块57组成。第一、第二位数选择器51、53分别提取相位的PI控制器输出的低N-2位和高二位数据，初始相位比较器54与低N-2位数据通过加法器52将移位相加流水线算法模块57的相位控制输入信号限制在0-90度的范围之内，同时第二位数选择器53的输出作为相位控制字寄存器55的输入信号，相位控制字寄存器55的输出与象限映射器56的输入相连接。象限映射器56与加法器52的输出共同作为移位相加流水线算法模块57的输入，使得移位相加控制模块21的相位控制范围扩充到0-360度的范围，移位相加控制模块21的输出与DA转换电路7、14的输入相连接。DA转换电路7、14的输出驱动接口电路8、15，同时驱动接口电路8、15的输出作为硅微谐振式微加速度计1的力矩反馈电极Ao、Bo输入，实现整个回路的闭环反馈控制。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.基于数字相频检测法的谐振式加速度计频率锁定电路，包括谐振式微加速度计(1)，其特征在于：在所述谐振式微加速度计(1)上设有至少两组信号敏感电极以及与所述信号敏感电极相对应的力矩反馈电极；

每组所述信号敏感电极与相对应的所述力矩反馈电极之间通过恒幅稳频控制电路连接；所述恒幅稳频控制电路包括检测接口电路、解调滤波电路、AD采样电路、比较器电路、FPGA控制模块、DA转换电路、驱动接口电路；

所述检测接口电路与所述信号敏感电极连接；所述驱动接口电路与所述力矩反馈电极连接；所述检测接口电路一路输出与所述解调滤波电路连接；所述检测接口电路的另一路输出与所述比较器电路连接；所述比较器电路一路输出连接所述FPGA控制模块，另一路输出与所述解调滤波电路连接；所述解调滤波电路、AD采样电路、FPGA控制模块、DA转换电路以及驱动接口电路依次连接；

所述FPGA控制模块包括恒幅控制电路和稳频控制电路；所述恒幅控制电路包括依次连接的第一滤波模块(16)和第一PI控制模块(17)；所述第一滤波模块(16)与所述AD采样电路连接；所述第一PI控制模块(17)连接输出调理模块(23)；所述稳频控制电路包括依次连接的鉴频鉴相器(18)、第二滤波模块(19)、第二PI控制模块(20)以及移位相加控制模块(21)；所述鉴频鉴相器(18)与所述比较器电路连接；所述移位相加控制模块(21)的一路输出端连接有数字比较器(22)，所述数字比较器(22)的输出端连接所述鉴频鉴相器(18)；所述移位相加控制模块(21)的另一路输出端连接所述输出调理模块(23)；所述输出调理模块(23)与所述DA转换电路连接；

所述鉴频鉴相器(18)包括第一触发器模块(24)、第二触发器模块(25)以及与两个触发器模块连接的逻辑判断模块(26)；所述第一触发器模块(24)与所述比较器电路(4)连接；所述第二触发器模块(25)与所述数字比较器(22)连接；所述逻辑判断模块(26)的输出包含超前、滞后、跟踪三种状态并将状态反馈给两个所述触发器模块；所述逻辑判断模块(26)连接所述第二滤波模块(19)。

2.根据权利要求1所述的谐振式加速度计频率锁定电路，其特征在于：所述第一、第二滤波模块包括若干寄存器(27、28、35、36)，输入端乘法器(29)，输入端存储器(30)，寄存端乘法器(31、33、37、39)，寄存端存储器(32、34、38、40)，输出端乘法器(42)，输出端存储器(43 )以及加法器(41)；

所述寄存器(27、28、35、36)与所述第一、第二滤波模块的输入及加法器(41)的输出连接；与乘法器(29)连接；所述第一、第二滤波模块的输入与所述输入端乘法器(29)连接，输入端乘法器(29)连接有输入端存储器(30)；寄存器(27、28、35、36)的输出分别作为寄存端乘法器(31、33、37、39)的输入，所述寄存端乘法器分别连接有寄存端存储器(32、34、38、40)；所述输入端乘法器(29)、寄存端乘法器(31、33、37、39)的输出与加法器(41)相连接，所述加法器(41)作为输出端乘法器(42 )的输入，所述输出端乘法器(42 )连接有输出端存储器(43 )；所述输出端乘法器(42 )的输出作为整个第一、第二滤波模块的输出与相应的PI控制模块相连接。

3.根据权利要求1所述的谐振式加速度计频率锁定电路，其特征在于：所述第一、第二PI控制模块采用增量式PI控制算法，包括参考模块(45)、比较环节(44)、比例环节(46)、第一输入信号寄存器(47)、第二输入信号寄存器(50)、积分环节(48)以及加法器(49)；所述比较环节(44)连接所述第二滤波模块(19)以及所述参考模块(45)；所述比较环节(44)的输出端分别与比例环节(46)及第一输入信号寄存器(47)连接；所述第一输入信号寄存器(47)的输出端连接积分环节；所述比例环节(46)、所述积分环节(48)以及所述第二输入信号寄存器(50)的输出端均与所述加法器(49)连接；所述加法器(49)的输出一路与所述第二输入信号寄存器(50)连接，一路与所述移位相加控制模块(21)的输入相连接。

4.根据权利要求1所述的谐振式加速度计频率锁定电路，其特征在于：所述移位相加控制模块(21)的移位相加算法用于相位跟踪，同时作为反馈回路中的数字比较器(22)的输入；包括第一位数选择器(51)、第二位数选择器(53)、加法器(52)、初始相位比较器(54)、相位控制字寄存器(55)、象限映射器(56)以及移位相加流水线算法模块(57)；

所述第一、第二位数选择器(51、53)分别提取相应的PI控制模块输出的低N-2位和高二位数据；所述第一位数选择器(51)与所述加法器(52)连接；所述第二位数选择器(53)分别连接所述初始相位比较器(54)和所述相位控制字寄存器(55)；所述初始相位比较器(54)与所述加法器(52)连接；所述相位控制字寄存器(55)连接所述象限映射器(56)；所述加法器(52)与所述象限映射器(56)的输出端均与所述移位相加流水线算法模块(57)连接。