CN106664672B - 多iq路径同步 - Google Patents

Abstract

一种用于处置经调制的信号的无线装置和方法的方面包括：频率生成器，其产生时钟信号；第一同步电路，其基于时钟信号的偶数边缘来生成第一同步使能信号；第二同步电路，其基于时钟信号的偶数边缘来生成第二同步使能信号；具有第一初始操作条件的第一划分器，其基于第一同步使能信号来生成第一IQ路径；以及具有第二初始操作条件的第二划分器，其基于第二同步使能信号来生成第二IQ路径，其中第一和第二操作条件在被初始供电时不是等同的。

Description

多IQ路径同步

相关申请的交叉引用

本申请要求2014年8月21日提交并且名称为“MULTI IQ-PATH SYNCHRONIZATION”的美国专利申请No.14/465,768的权益，其以它的整体通过引用明确地并入本文。

技术领域

本文公开的各种示例性实施例一般性地涉及电子电路。特别地，各种实施例涉及包括多个射频(RF)收发器的无线设备。

背景技术

在无线通信中，多输入多输出(MIMO)系统被用来增大数据速率。然而，MIMO系统比其他无线系统耗费多得多的功率，因为MIMO系统同时向多个发射器(TX)和接收器(RX)供电。MIMO系统还增加了复杂度，因为MIMO系统中的电子电路要求附加组件和控制来处置多个TX链和RX链。

一般而言，通过MIMO系统进行通信的无线设备一次仅使用一个发射器或接收器，但是将协调在使用不同的TX组件和RX组件之间的转变。MIMO设备可以使用各种形式的时钟同步来确保多个发射器和接收器彼此被协调并且协同地工作。各种TX链和RX链之间的这种同步包括由RF设备在采用一些调制技术(诸如正交相移键控QPSK)时使用的I分量信号与Q分量信号(“IQ路径”)的同步。在生成每个IQ路径时，时钟信号被发送给定时电路(针对每个发射器和接收器一个)，其被用于帮助基于时钟信号的频率来生成分离的I信号和Q信号。I信号和Q信号可以与数据比特混合并使用在调制方案中以在无线系统中的设备之间传输数据。

然而，使能多个IQ路径的定时电路在维持彼此的同步方面有困难。例如，定时电路中的许多组件(诸如IQ-生成路径中使用的分频器)是包括内部存储器元件的触发器或类似的分立电子组件。例如，触发器式划分器(divider)基于所接收的时钟信号和划分器的内部存储器状态这两者来生成输出信号。作为结果，两个划分器将仅在它们处于相同初始存储器状态时同时地接收相同时钟信号的情况下才实现时间同步。然而，如果定时电路阵列中的任何触发器式划分器接收有毛刺的(glitched)时钟信号或具有不同的内部存储器状态，则由划分器生成的IQ路径将不再与其他划分器同步，并且可能导致归因于技术缩放的定时问题(例如，竞争条件)。

鉴于前述，使相同无线设备上的多个发射器和接收器同步将会是合意的。特别地，针对无线设备上的每个发射器和接收器有效地生成经同步的IQ路径将会是合意的。

发明内容

有鉴于目前对于无线设备中的改进的IQ路径同步的需求，各种示例性实施例的简要概述被提出。在以下概述中可能进行了一些简化和省略，其意图为突出和介绍各种示例性实施例的一些方面，而不是限制本发明的范围。足以允许本领域的普通技术人员制造和使用发明性概念的优选示例性实施例的详细描述，将跟随在后续的章节中。

一种用于处置用于无线设备的经调制的信号的方法的方面包括：接收时钟信号；基于时钟信号的偶数边缘来生成第一和第二同步使能信号；由具有第一初始操作条件的第一划分器基于第一同步使能信号来生成第一IQ路径；以及由具有第二初始操作条件的第二划分器基于第二使能信号来生成第二IQ路径，其中第一和第二操作条件在被初始供电时不是等同的。

一种用于处置经调制的信号的无线装置的方面包括：频率生成器，其产生时钟信号；第一同步电路，其基于时钟信号的偶数边缘来生成第一同步使能信号；第二同步电路，其基于时钟信号的偶数边缘来生成第二同步使能信号；具有第一初始操作条件的第一划分器，其基于第一同步使能信号来生成第一IQ路径；以及具有第二初始操作条件的第二划分器，其基于第二同步使能信号来生成第二IQ路径，其中第一和第二操作条件在被初始供电时不是等同的。

将理解，从以下详细描述来看，装置、电路和方法的其他方面对本领域的技术人员将容易变得明显，在以下详细描述中通过说明的方式示出并描述了装置、电路和方法的各种方面。如将认识到的，这些方面可以按其他的且不同的形式被实施，并且它的若干细节在各种其他方面中能够修改。因此，附图和详细描述在性质上将被认为是说明性的而不认为是限制性的。

应当明显的是，以这种方式，各种示例性实施例使得改进的无线设备成为可能。特别地，通过添加为每个触发器式划分器提供同步使能信号的电路，MIMO无线设备可以生成经同步的IQ路径而忽略个体组件的内在毛刺或初始操作条件。

附图说明

为了更好地理解各种示例性实施例，对附图进行参考，在附图中：

图1图示了具有多个发射器和接收器路径的示例性无线设备；

图2图示了采用IQ路径的示例性无线收发器；

图3图示了用于多个发射器和/或接收器路径的示例性定时电路；

图4图示了用于多个定时路径的示例性同步电路；

图5图示了用于示例性同步电路中的组件的时序图；以及

图6图示了用于针对无线设备中的多个发射器和/或接收器路径来生成经同步的IQ路径的示例性方法。

具体实施方式

下面关于附图阐述的详细描述意图作为本发明的各种示例性实施例的描述，并且不意图表示本发明可以被实行在其中的仅有实施例。该详细描述包括用于提供本发明的彻底理解的目的的具体细节。然而，对本领域的技术人员将明显的是，本发明可以不具有这些具体细节而被实行。在一些实例中，公知的结构和组件以框图形式示出以便避免使本发明的概念模糊不清。缩写词和其他描述性术语可以仅为了便利和清楚而被使用并且不意图限制发明的范围。

词语“示例性”在本文中被用来意指用作示例、实例或例证。本文中被描述为“示例性”的任何实施例不是必然被解释为相对于其他实施例是优选的或有利的。相似地，装置、电路或方法的术语“实施例”不要求发明的所有实施例都包括所描述的组件、结构、特征、功能、过程、优点、益处、或操作模式。

术语“被连接的”、“被耦合的”或它们的任何变体意指两个或更多元件之间的任何连接或耦合(直接或间接)，并且可以涵盖“被连接”或“被耦合”在一起的两个元件之间的一个或多个中间元件的存在。元件之间的耦合或连接可以是物理的、逻辑的、或它们的组合。如本文所使用的，通过使用一个或多个电线、电缆和/或印刷电连接，以及通过使用电磁能量，诸如具有射频区域、微波区域和光(可见和不可见两者)区域中的波长的电磁能量(作为若干非限制性和非穷举性示例)，两个元件可以被考虑为“被连接”或“被耦合”在一起。

对本文中使用诸如“第一”、“第二”等的标示的元件的任何参考一般不限制那些元件的数量或顺序。更确切地，这些标示在本文被使用作为在两个或更多元件或元件的实例之间进行区分的便利方法。因此，对第一和第二元件的参考不意味着仅两个元件可以被采用，或者第一元件必须在第二元件之前。

如本文所使用的，术语“包括”、“包括有”、“包括了”和/或“包括着”在本文中被使用时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的群组的存在或添加。

现在将提出用于使多个发射器和/或接收器同步的电路的各种方面。然而，如本领域的技术人员将容易意识到的，这些方面可以被扩展到其他电路配置和设备。因此，对时间同步电路、或经同步的无线设备内的任何组件、结构、特征、功能或过程的具体应用的所有参考仅意图为说明无线设备的示例性方面，并且将理解这些方面可以具有应用上的广泛差异。

经同步的无线设备的各种实施例可以被使用，诸如移动电话、个人数字助理(PDA)、台式计算机、膝上型计算机、手掌大小的计算机、平板计算机、机顶盒、导航设备、工作站、游戏控制台、媒体播放器、或任何其他适合的设备。

图1是图示了这样的无线设备的示例性实施例的概念框图。无线设备100可以被配置为支持任何适合的多接入技术，通过示例的方式包括，码分多接入(CDMA)系统、多载波CDMA(MCCDMA)、宽带CDMA(W-CDMA)、高速分组接入(HSPA、HSPA+)系统、时分多接入(TDMA)系统、频分多接入(FDMA)系统、单载波FDMA(SC-FDMA)系统、正交频分多接入(OFDMA)系统、或其他多接入技术。无线设备100可以进一步被配置为支持任何适合的空中接口标准，通过示例的方式包括，长期演进(LTE)、演进数据优化(EV-DO)、超移动宽带(UMB)、通用陆地无线电接入(UTRA)、全球移动通信系统(GSM)、演进型UTRA(E-UTRA)、IEEE 802.11(Wi-Fi)、IEEE802.16(WiMAX)、IEEE 802.20、闪速OFDM、蓝牙、或任何其他适合的空中接口标准。由无线设备100支持的实际空中接口标准和多接入技术将取决于具体应用和施加于系统的总体设计约束。

图1图示了具有多个发射器和接收器路径的示例性无线设备。无线设备100包括控制电路101、基带处理器102a-n、无线收发器104a-n、以及天线106a-n。控制电路101可以与多个基带处理器102a-n进行协调而使多个收发器路径与单个时钟信号同步，以在使用多个天线时使能针对无线设备100的通信。

控制电路101可以控制无线设备100中包括的N个(其中N≥2)收发器路径(例如，基带处理器102、无线收发器104和天线106)中的每个收发器路径。例如，在该说明性实施例中，控制电路101控制以天线106a-n结束的四个收发器路径中的每个收发器路径。在其他实施例中，控制电路101可以连接到更多或更少的收发器104a-n、或者更多或更少的发射器/接收器(TX/RX)路径。在一些实施例中，控制电路101可以通过向每个基带处理器102a-n发送控制信号来协调一个或多个TX/RX路径的使用。在一些实施例中，如将关于图3讨论的，控制信号包括去往基带处理器102a-n的定时电路内的特定组件的使能信号。在一些实施例中，控制电路101可以包括时钟，诸如产生向每个TX/RX路径发送的时钟信号的振荡器。

基带处理器102a-n提供支持针对每个收发器104a-n的无线通信所要求的基本协议栈，包括例如，用于根据通向无线信道的物理和电接口来发射和接收数据的物理层、用于管理对无线信道的接入的数据链路层、用于管理源到目的地数据传送的网络层、用于管理终端用户之间的数据透明传送的传输层、以及用于通过无线信道建立或支持通向网络的连接为必要或合意的任何其他层。

在一些实施例中，基带处理器102a-n包括产生I信号和Q信号的定时电路，I信号和Q信号由收发器104a-n中的组件接收作为输入。在一些实施例中，每个基带处理器102a-n可以包括生成同步使能(SYNC ENABLE)信号的同步电路，同步使能信号由定时电路用来生成I信号和Q信号作为IQ路径。在一些实施例中，当特定TX/RX路径未在使用中时，基带处理器102a-n中的一个或多个组件可以被断电。

每个无线收发器104a-n通过以下来执行发射功能：利用由对应的基带处理器102a-n生成的数据来调制一个或多个载波信号，以用于通过对应的天线106a-n在无线信号上的发射。每个无线收发器104a-n通过以下来执行接收功能：解调经过对应的天线106a-n从无线信道接收的一个或多个载波信号，以恢复数据用于由对应的基带处理器102a-n的进一步处理。

天线106a-n可以在无线信道上发送或接收信号。对天线106a-n之一的使用取决于活动的TX/RX路径。例如，当用于收发器104b的路径为活动时，该天线可以发射经调制的信号或接收经调制的信号。在一些实施例中，多个天线106a-n可以同时为活动的并且可以同时在无线信道上通信。例如，当无线设备100正使用载波聚合通过无线信道进行通信时，天线106a和106b可以是活动的。

图2图示了采用IQ路径的示例性无线收发器。无线收发器200可以包括发射器(TX)路径201和/或接收器(RX)路径203，它们一起支持经由天线232的双向通信。每个TX/RX路径可以从共同时钟210被同步。

发射器(TX)路径201和/或接收器(RX)路径203中的每个路径可以使用超外差电路架构或直接变频电路架构被实施。在超外差架构中，信号在多个级(例如，对于接收器，在一个级中从RF到中频(IF)，并且然后在另一级中从IF到基带)中在RF与基带之间被频率变换。在直接变频架构(其也称为“零中频”架构)中，信号在一个级中在RF与基带之间被频率变换。在一些实施例中，超外差或直接变频架构针对无线收发器200可以使用不同的电路块和/或具有不同的要求。图2中示出的说明性实施例具有以直接变频架构实施的发射器路径201和接收器路径203。

在发射路径中，基带处理器104(参见图1)向数模转换器(DAC)202提供数据。DAC202将数字输入信号转换为模拟输出信号。模拟输出信号被提供给滤波器204，滤波器204对模拟输出信号进行滤波以去除由DAC 202的在先数模转换引起的镜频(image)。放大器206被用来放大来自滤波器204的信号以提供放大的基带信号。混频器216、218接收放大的基带信号和来自时钟划分器214的相应的I信号和Q信号。混频器216、218将放大的基带信号与I信号和Q信号混频以提供上变频的信号。组合器220组合分别从混频器216、218输出的经混频的I信号和Q信号以产生组合的信号。滤波器222被用来对上变频的组合的信号进行滤波以去除由频率混合和组合引起的镜频。功率放大器(也称为PA或Amp)224被用来放大来自滤波器222的信号以获得在期望的输出功率电平处的输出RF信号。输出RF信号通过双工器230被路由到天线232用于在无线信道上的发射。

在接收路径中，天线232可以接收由远程设备发射的信号。所接收的RF信号可以通过双工器230被路由到接收器路径203。在接收器路径203内，所接收的RF信号由低噪声放大器(LNA)234放大并且由滤波器236滤波以获得输出RF信号。混频器246、248接收输入RF信号和来自时钟划分器244的I信号和Q信号。混频器246、248将输入RF信号与相应的I信号和Q信号混频以提供下变频的信号。下变频的信号由组合器250组合并且由放大器252放大，以从下变频的组合的信号获得放大的下变频的信号。滤波器254被用来对放大的下变频的信号进行滤波以去除由频率混合引起的镜频。来自滤波器254的信号被提供给模数转换器(ADC)256。ADC 256将该信号转换为数字输出信号。数字输出信号可以被提供给基带处理器102(参见图1)。

TX路径201和RX路径203可以被同步到共同时钟信号。时钟210可以是生成时钟信号的振荡器，诸如压控振荡器(VCO)，该时钟信号被发送给TX路径201和RX路径203中的每个路径。时钟210生成时钟信号并传输给每个同步电路212、242和时钟划分器214、244。如将关于图3讨论的，每个同步电路212、242接收时钟信号并且生成SYNC ENABLE信号，以用于时钟划分器214、244生成用于混频器216、246、218、248的相应的I分量信号和Q分量信号。

TX路径201和RX路径203中的信号的调节可以由放大器、滤波器、混频器等的一个或多个级来执行。这些电路可以与图2中示出的配置不同地被布置。此外，图2中未示出的其他电路也可以被用来调节TX路径201和RX路径203中的信号。例如，阻抗匹配电路可以被定位在PA 224的输出处、在LAN 234的输入处、在天线232与双工器230之间，等等。

图3图示了用于多个发射器和/或接收器路径的示例性定时电路。无线设备100可以使用定时电路阵列300使多个被供电的TX/RX路径同步到单个时钟信号。定时电路阵列300包括控制电路301、时钟生成器310、以及N个路径。N个路径中的每个路径包括同步(sync)电路312a-n、逻辑门313a-n、划分器314a-n、混频器316a-n、318a-n、组合器320a-n、以及滤波器322a-n。在一些实施例中，TX/RX路径中的一些TX/RX路径在其他TX/RX路径中的一些TX/RX路径未在使用中时不被供电。

时钟生成器310可以是生成用于无线设备100的时钟信号的频率振荡器，诸如电振荡器(例如，晶体振荡器)或压控振荡器(VCO)。由时钟生成器310生成的时钟信号可以是例如在高频(例如，100GHz)处振荡的方波或正弦波，其稍后由定时电路路径中的其他组件(诸如逻辑划分器314a-n)降低到特定频率。时钟生成器310可以是用于无线设备100中的每个组件的共同时钟并且生成时钟信号，该时钟信号被发送给定时电路阵列300中的N个路径中的每个路径。同步电路312a-n和数字逻辑门313a-n可以被布置为接近于时钟生成器310，以最小化组件之间的物理距离并且最小化将时钟生成器310连接到这些其他组件的时钟分发网络(“时钟树”)的长度。

控制电路301可以是分立电子组件或电子电路的节段(section)，其控制N个定时路径中的每个定时路径的元件。控制电路301可以向如同步电路312a-n和逻辑门313a-n的组件发送使能信号和重置信号，以使发送给每个TX/RX路径的输出信号同步。在一些实施例中，控制电路301还可以在操作期间控制特定电子组件的通电和断电。例如，当无线设备100包括四个TX/RX路径时，控制电路301可以在将逻辑划分器314b-n在未使用时关电的同时确保逻辑划分器314a被供电。

同步电路312a-n可以包括数字逻辑以至少部分地基于从时钟生成器310接收的时钟信号来生成SYNC ENABLE信号。如将关于图4讨论的，每个同步电路312a-n接收时钟信号和来自控制电路301的使能信号(未示出)并且生成SYNC ENABLE电路，其在定时路径中被用来确保特定的TX/RX路径被同步到时钟信号。数字逻辑门313a-n接收来自时钟生成器310的时钟信号和来自同步电路312a-n的SYNC ENABLE信号，并且向逻辑划分器314a-n输出信号。在该说明性实施例中，逻辑门313a-n是“与”门，它们仅在时钟信号和SYNC ENABLE信号被接收时向逻辑划分器314a-n输出非零信号。

逻辑划分器314a-n可以是将所接收的时钟信号转换到不同频率的一个或多个数字电子组件。划分器314a-n可以是例如被配置为执行分频功能的一个或多个逻辑电路。在该说明性实施例中，例如，每个逻辑划分器314a-n是被配置为输出具有输入信号的两倍周期的信号的二进制划分器(“除以二”)，其包括D型边缘触发的触发器和串联连接的反相器。在一些实施例中，N个逻辑划分器314a-n中的每个逻辑划分器可以用不同的“面值(denomination)”来划分时钟信号输入，以使得输出信号具有不同的周期。在一些实施例中，每个逻辑划分器314a-n可以基于输入时钟信号来输出多个输出信号。例如，该说明性实施例的逻辑划分器314a-n基于输入时钟信号来生成并传输I信号和Q信号。如将关于图5讨论的，由该说明性实施例的每个逻辑划分器314a-n生成的I信号和Q信号具有相同的周期和量值，但是Q信号相对于I信号异相π/2。

在一些实施例中，逻辑划分器314a-n可以具有相异的初始操作条件。当逻辑划分器314a-n具有相异的操作条件时，接收相同输入信号的两个逻辑划分器314a、314b将会产生相对于彼此处于不同相位的输出信号。在该说明性实施例中，例如，逻辑电路314a-n可以接收来自“与”门313a-n的输入信号和来自控制电路301的控制信号以产生输出信号。随着时间的推移，由于逻辑划分器314a-n的相异初始操作条件所致的任何相位差异可以被减小，直到逻辑划分器314a-n产生经同步的输出信号。

混频器316a-n、318a-n接收从逻辑划分器314a-n传输的I信号和Q信号和来自放大器206或滤波器236的信号。如在该说明性实施例中的，当作为TX路径的一部分时，混频器316a-n、318a-n生成向组合器320a-n发送的I分量信号和Q分量信号。组合器320a-n通过从I分量信号减去Q分量信号而组合来自混频器316a-n、318a-n的I分量输出和Q分量输出，并且在该信号被发送给天线232用于发射之前将它发送给滤波器322。当作为RX路径的一部分时，混频器316a-n、318a-n接收时钟信号和来自滤波器236的经调制的信号并且向组合器320a-n输出I分量输出和Q分量输出，组合器320a-n向滤波器322a-n输出组合的信号。

图4图示了用于多个定时路径的示例性同步电路。同步电路阵列400可以被使用在例如用于定时电路(它们是TX/RX路径的组件)的多个定时路径中，以便使每个TX/RX路径与设备的时钟信号同步。同步电路阵列400可以包括多个同步电路402a-n、时钟生成器410、以及二进制划分器414，二进制划分器414包括边缘触发的D型触发器(DFF)420和反相器422，反相器422连接到DFF 420的输入和输出以生成反馈环路。二进制划分器414可以在从时钟生成器410接收时钟信号达一个周期之后生成经划分的时钟信号。

每个同步电路402a-n可以基于时钟信号(CLK)412、经划分的时钟信号(CLK/2)416和从控制电路301接收的使能信号(EN1、EN2等)来生成SYNC ENABLE信号。在一些实施例中，每个同步电路402a-n可以在电路芯片上被布置为物理邻近地接近于时钟生成器410，以最小化向多个组件传输时钟信号412的时钟树的大小。同步电路402a-n的物理布置还可以最小化时钟信号412和经划分的时钟信号416的信号路径中的误差。

如将关于图5讨论的，每个同步电路402a-n包括三个边缘触发的D型触发器(DFF)424a-n、426a-n、428a-n。这些DFF被连接以使得DFF 428a-n的输出生成SYNC ENABLE信号，SYNC ENABLE信号允许数字逻辑门313a-n向每个逻辑划分器314a-n发送时钟信号412。所生成的SYNC ENABLE信号因此可以使逻辑划分器314a-n的输出同步，而无需知道任何个体逻辑划分器314a-n的初始存储器条件或来自时钟生成器410的输出的任何毛刺。

例如，在同步电路402a中，DFF 424a接收来自二进制划分器414的CLK/2信号416和来自控制电路301的EN1使能信号作为输入。DFF 424a向DFF 426a输出信号，DFF 426a还接收CLK/2信号416作为输入。一经接收那些输入，DFF 426a生成被传输给DFF 428a的同步输入信号418。DFF 428a接收CLK信号412和同步输入信号418以生成被发送给数字逻辑门313a的SYNC ENABLE。

图5图示了用于示例性同步电路中的组件的时序图。时序图500包括针对定时电路阵列300和同步电路阵列400中包括的各种组件所生成的信号的波形。

示图502图示了时钟(CLK)信号412的波形。在一些实施例中，CLK信号412具有高频，该高频由其他组件降低以在其他期望的较低频率处传输定时信号。在该说明性实施例中，CLK信号412是方波。在其他实施例中，时钟生成器410可以输出另一波形(诸如正弦波)的CLK信号412。在一些实例中，时钟生成器410可能输出包括毛刺(未示出)的CLK信号，毛刺诸如是缩短的周期或给定周期内的多个峰值。时钟毛刺可以是生成CLK波形的振荡器的内在性质。在这样的实例中，毛刺非常早地发生在CLK信号412的生成时并且在数个初始周期之后校正它本身。

示图504图示了CLK/2信号416的波形。二进制划分器414基于从时钟生成器410接收的CLK信号412来生成CLK/2信号。在一些实施例中，CLK/2信号被相移π，诸如当二进制划分器414的DFF 420从CLK波形502的下降边缘触发时。在该说明性实施例中，DFF 420从CLK波形502的上升边缘触发并且被同步以使得CLK波形502和CLK/2波形504总是同时上升。

示图506图示了来自控制电路301的EN信号的波形。控制电路301可以向同步电路312a-n、402a-n和逻辑划分器314a-n发送使能信号，以使能用于特定TX/RX路径的定时电路。同步电路312a可以在生成SYNC ENABLE信号之前等待接收EN波形506。逻辑划分器314a可以在生成IQ路径作为用于混频器316a、318a的I信号和Q信号之前等待接收EN波形506。

在一些实施例中，控制电路301不向用于特定TX/RX路径的同步电路312a或逻辑划分器314a发送EN波形502，直到该路径将被用于通信。在这样的实例中，该TX/RX路径中的一些组件(诸如逻辑划分器314a)可以被关电，直到当该TX/RX路径将由无线设备100使用时控制电路301向这些组件供电。

示图508图示了同步输入信号418的波形。示图510图示了SYNC ENABLE信号的波形。在该说明性实施例中，DFF 426a在从CLK/2波形504的偶数边缘被触发并从DFF 424a接收输出之后生成同步输入波形508。类似地，DFF 428a在从CLK波形502的偶数边缘和同步输入波形508被触发之后生成SYNC ENABLE波形510。

示图512、514图示了IQ路径的I信号和Q信号的波形。一经接收CLK波形502和EN波形506，逻辑划分器314a可以生成I信号512和Q信号514。Q信号514与I信号512异相π/2。归因于同步电路312a和数字逻辑门313a，逻辑划分器314a仅能够在SYNC ENABLE波形510被生成之后生成IQ路径512、514。

图6图示了用于针对无线设备中的多个发射器和/或接收器路径来生成经同步的IQ路径的示例性方法。控制电路101、301可以在控制无线设备中的一个或多个TX/RX路径时采用方法600。

方法600可以开始于步骤601并且继续到步骤603，在步骤603中，时钟生成器301生成时钟信号。在步骤605中，控制电路301确定它是否已经针对每个可用的TX/RX路径关于是否向用于该路径的组件供电作出决定。如果是这样，该方法结束于步骤621。否则，针对每个TX/RX路径，控制电路301可以在步骤607中确定是否向该TX/RX路径供电。如果控制电路301确定TX/RX路径将进入使用或当前在使用中，则它可以决定向该TX/RX路径供电。相反，控制电路301可以在TX/RX路径未在使用中的情况下决定将它关电而没有不利地影响同步，因为同步电路312a-n使得每个TX/RX路径一旦它被通电就能够与时钟信号同步。当控制电路301确定将特定TX/RX路径断电时，它继续到步骤609，在步骤609中，它将该TX/RX路径的特定组件(诸如逻辑划分器314a-n)断电。一旦该特定TX/RX路径被断电，控制电路301返回到步骤605。

当控制电路301确定将特定TX/RX路径通电时，控制电路继续到步骤611，在步骤611中，控制电路301向该TX/RX路径供电并且生成通向被供电的TX/RX路径的用于组件的使能信号和重置信号。在一些实施例中，控制电路301可以使用所生成的重置信号将被关电的TX/RX路径中的特定组件通电。

在步骤613中，被供电的TX/RX路径中的同步电路312a基于时钟信号来生成SYNCENABLE信号。在一些实施例中，同步电路312a仅在它接收时钟信号和来自控制电路301的使能信号时传输SYNC ENABLE信号。在步骤615中，逻辑划分器314a确定SYNC ENABLE信号是否已经被生成。在一些实施例中，逻辑划分器314a在它从数字逻辑门314a接收非零信号时确定SYNC ENABLE信号被生成。如果逻辑划分器314a确定SYNC ENABLE信号还没有被生成，则它返回到步骤613。否则，逻辑划分器314a继续到步骤617，在步骤617中，它生成IQ路径作为分离的I信号和Q信号以用于由TX/RX路径中的混频器使用。一旦IQ路径被生成，控制电路301返回到步骤605并且继续进行检查每个TX/RX路径的循环直到它们全部被考虑。一旦每个路径被考虑，控制电路继续到步骤621以结束该方法。

上面描述的操作方法中的框的具体顺序或层级被提供仅作为示例。基于设计偏好，操作方法中的框的具体顺序或层级可以被重新布置、修订和/或修改。所附的方法权利要求包括与操作方法有关的各种限定，但是所记载的限定不意味着以任何方式被具体顺序或层级所限制，除非在权利要求中明确地陈述。

前面的描述被提供以使得任何本领域的任何技术人员能够完全理解本公开的完全范围。对本文所公开的各种示例性实施例的修改对本领域的技术人员将容易是明显的。因此，权利要求不应当限制于本文所描述的公开的各种方面，而是应该符合于与权利要求的语言相一致的完全范围。对本领域的普通技术人员已知或后续变为已知的、贯穿于这一公开所描述的各种方面的元件的所有结构性和功能性等价物，通过引用明确地并入本文并且意图为被权利要求所涵盖。此外，没有本文所公开的事物意图为贡献给公众，不论这样的公开是否明确地记载在权利要求中。没有权利要求元素将在35U.S.C 112(f)的规定下被解释，除非该元素明确地使用短语“用于……的部件(means)”被记载，或者在方法权利要求的情况下该元素使用短语“用于……的步骤”被记载。

Claims (20)

1.一种用于处置用于无线设备的经调制的信号的方法，所述方法包括：

接收时钟信号；

基于所述时钟信号的偶数边缘来生成第一同步使能信号和第二同步使能信号；

由具有第一初始操作条件的第一划分器基于所述第一同步使能信号来生成第一IQ路径；以及

由具有第二初始操作条件的第二划分器基于所述第二同步使能信号来生成第二IQ路径，其中所述第一初始操作条件和所述第二初始操作条件在被初始供电时不是等同的。

2.根据权利要求1所述的方法，进一步包括：

由所述第一划分器从控制电路接收第一使能信号，其中所述第一划分器仅在它接收所述使能信号和所述第一同步使能信号时生成所述第一IQ路径；以及

由所述第二划分器从控制电路接收第二使能信号，其中所述第二划分器仅在它接收所述使能信号和所述第二同步使能信号时生成所述第二IQ路径。

3.根据权利要求2所述的方法，进一步包括：

在接收所述第一同步使能信号之后向所述第一划分器供电；以及

在接收所述第二同步使能信号之后向所述第二划分器供电。

4.根据权利要求3所述的方法，其中所述控制电路生成控制信号以向所述第一划分器或所述第二划分器供电。

5.根据权利要求2所述的方法，所述生成第一同步使能信号进一步包括：

由第一D触发器DFF接收所述时钟信号；

由第二DFF接收所述使能信号和经划分的时钟信号，所述经划分的时钟信号从所述第一DFF接收；

由第三DFF接收所述经划分的时钟信号和来自所述第二DFF的第一输出信号；

由第四DFF接收所述时钟信号和来自所述第三DFF的第二输出信号；以及

由所述第四DFF生成所述第一同步使能信号。

6.根据权利要求1所述的方法，进一步包括：

由第一发射器使用所述第一IQ路径来调制第一数据信号；以及

由第二发射器使用所述第二IQ路径来调制第二数据信号。

7.根据权利要求6所述的方法，进一步包括：

由第一天线发射从所述第一发射器接收的第一经调制的信号；以及

由第二天线发射从所述第二发射器接收的第二经调制的信号。

8.根据权利要求1所述的方法，进一步包括：

由发射器使用所述第一IQ路径来调制第一数据信号；以及

由接收器使用所述第二IQ路径来解调第二数据信号。

9.根据权利要求1所述的方法，进一步包括：

针对N个划分器中的每个划分器，基于所述时钟信号的偶数边缘来生成同步使能信号，其中N个划分器中的每个划分器具有初始操作条件；以及

由N个划分器中的每个划分器基于针对所述划分器生成的所述同步使能信号来生成IQ路径，其中N个的多个划分器的所述初始操作条件不全部等同。

10.根据权利要求1所述的方法，其中所述第一划分器包括二进制划分器电路，所述二进制划分器电路包括至少一个边缘触发的D触发器，并且进一步其中所述第二划分器包括二进制划分器电路，所述二进制划分器电路包括至少一个边缘触发的D触发器。

11.一种用于处置经调制的信号的无线装置，所述装置包括：

频率生成器，其产生时钟信号；

第一同步电路，其基于所述时钟信号的偶数边缘来生成第一同步使能信号；

第二同步电路，其基于所述时钟信号的偶数边缘来生成第二同步使能信号；

具有第一初始操作条件的第一划分器，其基于所述第一同步使能信号来生成第一IQ路径；以及

具有第二初始操作条件的第二划分器，其基于所述第二同步使能信号来生成第二IQ路径，其中所述第一初始操作条件和所述第二初始操作条件在被初始供电时不是等同的。

12.根据权利要求11所述的装置，进一步包括：

控制电路，其生成用于所述第一划分器的第一使能信号和用于所述第二划分器的第二使能信号，

其中所述第一划分器仅在它接收所述使能信号和所述第一同步使能信号时生成所述第一IQ路径，并且进一步其中所述第二划分器仅在它接收所述使能信号和所述第二同步使能信号时生成所述第二IQ路径。

13.根据权利要求12所述的装置，其中所述第一划分器在接收所述第一同步使能信号之后被供电，并且所述第二划分器在接收所述第二同步使能信号之后被供电。

14.根据权利要求13所述的装置，其中所述控制电路生成控制信号以向所述第一划分器或所述第二划分器供电。

15.根据权利要求12所述的装置，所述第一同步电路进一步包括：

第一D触发器DFF，其接收所述时钟信号并且生成经划分的时钟信号；

第二DFF，其接收所述经划分的时钟信号和所述使能信号并且生成第一输出信号；

第三DFF，其接收所述经划分的时钟信号和所述第一输出信号并且生成第二输出信号；以及

第四DFF，其接收所述时钟信号和所述第二输出信号并且生成所述第一同步使能信号。

16.根据权利要求11所述的装置，进一步包括：

第一发射器，其使用所述第一IQ路径来调制第一数据信号；以及

第二发射器，其使用所述第二IQ路径来调制第二数据信号。

17.根据权利要求16所述的装置，进一步包括：

第一天线，其发射从所述第一发射器接收的第一经调制的信号；以及

第二天线，其发射从所述第二发射器接收的第二经调制的信号。

18.根据权利要求11所述的装置，进一步包括：

发射器，其使用所述第一IQ路径来调制第一数据信号；以及

接收器，其使用所述第二IQ路径来解调第二数据信号。

19.根据权利要求11所述的装置，进一步包括：

N个的多个划分器，N个划分器中的每个划分器具有初始操作条件；以及

N个的多个同步电路，所述N个同步电路中的每个同步电路基于所述时钟信号的偶数边缘来生成同步使能信号；

其中N个划分器中的每个划分器基于针对所述划分器生成的所述同步使能信号来生成IQ路径，并且进一步其中所述N个的多个划分器的所述初始操作条件不全部等同。

20.根据权利要求11所述的装置，其中所述第一划分器包括二进制划分器电路，所述二进制划分器电路包括至少一个边缘触发的D触发器，并且进一步其中所述第二划分器包括二进制划分器电路，所述二进制划分器电路包括至少一个边缘触发的D触发器。