CN106533653A - 加密芯片、加密方法及加密系统 - Google Patents

加密芯片、加密方法及加密系统 Download PDF

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Abstract

本发明公开一种加密芯片,包括RISC CPU、数据总线、SHA 256算法模块、接口模块以及时钟和定时器模块,所述时钟和定时器模块用于生成时钟数据,所述SHA 256算法模块用于根据SHA 256算法进行解密运算,所述RISC CPU用于调取所述时钟和定时器模块生成的时钟数据和第一密钥进行加密运算以生成第一暗文数据、调取第二密钥对第二暗文数据进行解密运算以生成明文数据,以及控制所述接口模块向目标设备CPU发送所述明文数据进行比较。相应地,本发明还提供一种加密方法和加密系统。本发明的技术方案,对目标设备CPU内的保密程序进行严密保护而使其难以破解,提高了目标设备的安全性。

Description

加密芯片、加密方法及加密系统
技术领域
本发明涉及计算机信息安全技术领域,尤其涉及一种加密芯片、加密方法及加密系统。
背景技术
为了避免软件被抄板和私密数据被非法截取,现有电子产品采用加密芯片进行加密保护。现有的加密芯片可分为两类:一种采用硬件解密处理器内置解密算法,另一种采用内置MCU进行加解密。虽然现有的加密芯片可实现软件和数据的加密保护,但是这两类的加密芯片在运行保密程序的目标设备CPU内部提前写入密钥或密码,在解密认证后都会给目标设备CPU一个保密程序是否执行的判断标志,而这个判断标示时可以被模拟和破解的,因此目标设备CPU系统存在较大的安全漏洞,导致加密芯片的安全性和可靠性较低。同时,现有加密芯片主要采用DES算法和IIC接口,无法根据实际的安全等级需要灵活地调取合适的以及高安全等级的加密算法,而单一类型的接口也会导致加密芯片的兼容性不佳,导致加密芯片的拓展性和适应性较低。
发明内容
鉴于此,本发明提供一种加密芯片、加密方法及加密系统,解决现有加密芯片的安全性和可靠性较低的技术问题。
根据本发明的实施例,提供一种加密芯片,包括RISC CPU、数据总线、SHA 256算法模块、接口模块以及时钟和定时器模块,所述时钟和定时器模块用于生成时钟数据,所述SHA 256算法模块用于根据SHA 256算法进行解密运算,所述RISC CPU用于调取所述时钟和定时器模块生成的时钟数据和第一密钥进行加密运算以生成第一暗文数据、调取第二密钥对第二暗文数据进行解密运算以生成明文数据,以及控制所述接口模块向目标设备CPU发送所述明文数据进行比较。
优选的,所述SHA 256算法模块包括控制电路、Wt生成电路、Kt常数寄存器、填充电路、运算电路、HASH值暂存寄存器和移位寄存器。
优选的,所述控制电路包括计数器和译码电路,所述计数器用于根据时钟数据进行计数,所述译码电路用于根据所述计数器的计数值运算生成控制信号。
优选的,所述Wt生成电路包括移位寄存器、数据选择器、模逻辑电路、循环移位电路和Wt寄存器。
优选的,所述模逻辑电路选用二级CSA和一级CLA的级联结构。
优选的,所述RISC CPU包括运算器、控制器、比较器和寄存器组。
优选的,所述加密芯片还包括总线控制器、慢速总线接口、eFLASH总线接口和eSRAM总线接口,所述eFLASH总线接口用于控制FLASH模块的读写操作,所述eSRAM总线接口用于控制SRAM模块的读写操作。
优选的,所述接口模块包括SPI接口单元,IIC接口单元或1-Wire接口单元。
根据本发明另一个实施例,提供一种利用上述加密芯片进行加密的方法,包括:RISC CPU调取时钟和定时器模块生成的时钟数据和第一密钥进行加密运算以生成第一暗文数据;目标设备CPU获取第一暗文数据,并调取保密程序中的第一密钥对所述第一暗文数据进行解密运算以生成第一明文数据;目标设备CPU调取保密程序中的第二密钥对所述第一明文数据进行加密运算以生成第二暗文数据;RISC CPU获取第二暗文数据,并调取第二密钥对所述第二暗文数据进行解密运算以生成第二明文数据;当所述第二明文数据在预设时间范围内时,目标设备CPU将所述第二明文数据与所述第一明文数据进行比较;以及当所述第二明文数据与所述第一明文数据相同时,目标设备CPU控制执行保密程序;否则,目标设备CPU控制退出保密程序。
根据本发明又一个实施例,提供一种加密系统,所述加密系统包括上述的加密芯片以及目标设备CPU,所述目标设备CPU的保密程序设置有第一密钥和第二密钥,所述目标设备CPU用于获取所述RISC CPU生成的第一暗文数据并调取保密程序中的第一密钥对所述第一暗文数据进行解密运算以生成第一明文数据、调取保密程序中的第二密钥对所述第一明文数据进行加密运算以生成第二暗文数据、当所述第二明文数据在预设时间范围内时将所述第二明文数据与所述第一明文数据进行比较、当所述第二明文数据与所述第一明文数据相同时控制执行保密程序、以及当所述第二明文数据与所述第一明文数据不相同时控制退出保密程序。
本发明提供的加密芯片、加密方法及加密系统,加密芯片根据动态的时钟数据和第一密钥进行加密而生成第一暗文数据,目标设备CPU根据保存在保密程序中的第一密钥对第一暗文数据进行解密而获得第一明文数据,然后根据保存在保密程序中的第二密钥对第一明文数据进行加密而获得第二暗文数据,加密芯片调取第二密钥解密第二暗文数据而获得第二明文数据,当第二明文数据在预设时间范围内,目标设备CPU将第二明文数据与第一次解密后得到第一明文数据对比,如果相同则控制继续执行保密程序,否则控制退出保密程序,根据动态时钟数据生成报文数据,并通过加密芯片和目标设备CPU保密程序中的两个密钥两次加密和解密动态的报文数据,对目标设备PCU内的保密程序进行严密保护而使其难以破解,提高了目标设备的安全性。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明一个实施例中加密芯片的结构示意图。
图2为本发明一个实施例中RISC CPU的结构示意图。
图3为本发明一个实施例中SHA 256算法模块的结构示意图。
图4为本发明一个实施例中SHA 256算法模块的控制电路的结构示意图。
图5为本发明一个实施例中SHA 256算法模块的Wt生成电路的结构示意图。
图6为本发明一个实施例中加密芯片的加密方法的原理示意图。
图7为本发明另一个实施例中加密方法的流程示意图。
具体实施方式
下面结合附图和具体实施方式对本发明的技术方案作进一步更详细的描述。显然,所描述的实施例仅仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都应属于本发明保护的范围。
在本发明的描述中,需要理解的是,术语“第一”、“第二”等仅用于描述目的,而不能理解为指示或暗示相对重要性。在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连。对于本领域的普通技术人员而言,可以结合具体情况理解上述术语在本发明中的具体含义。此外,在本发明的描述中,除非另有说明,“多个”的含义是两个或两个以上。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为,表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分,并且本发明的优选实施方式的范围包括另外的实现,其中可以不按所示出或讨论的顺序,包括根据所涉及的功能按基本同时的方式或按相反的顺序,来执行功能,这应被本发明的实施例所属技术领域的技术人员所理解。
图1为本发明一个实施例中加密芯片的结构示意图。如图所示,所述加密芯片100,包括RISC CPU 10、SHA 256算法模块20、时钟和定时器模块30、数据总线40以及接口模块90。
在本实施例中,所述时钟和定时器模块30用于生成可供各个功能模块工作的时钟数据,同时还可以给所述RISC CPU 10和目标设备CPU提供精确的定时数据。所述数据总线40为16位总线,总线控制器50挂接在所述数据总线上。所述接口模块90通过慢速总线接口60与所述数据总线40进行通讯,实现所述加密芯片100对外部设备的数据输入和输出。同时,所述数据总线40还挂载eFLASH总线接口70和eSRAM总线接口80,所述eFLASH总线接口70用于控制FLASH模块的读写操作,所述eSRAM总线接口80用于控制SRAM模块的读写操作。
在本实施例中,为了提升所述加密芯片100的兼容性,所述接口模块90可集成SPI接口单元901,IIC接口单元902和1-Wire接口单元903,目标设备CPU可根据实际需要调用不同的接口单元,以满足不同目标设备接口的实际需求,提升了所述加密芯片100的拓展性和适应性。其中,所述SPI接口单元901采用主从模式架构,包括比特读缓冲器、移位寄存器、控制寄存器、状态寄存器、从选择寄存器、SCK产生控制模块和SPI控制器。所述IIC接口单元902为双向同步串行总线接口,包括时钟分频模块、接收数据模块、时序控制模块、发送数据模块、输出缓冲器模块和寄存器组。所述1-Wire接口单元903为半双工双向通信接口。
图2为本发明实施例中RISC CPU 10的结构示意图。如图所示,所述RISC CPU 10包括运算器、控制器、比较器和寄存器组。所述运算器用于加密和解密运算,所述控制器用于控制所述运算器调取所述时钟和定时器模块30生成的时钟数据和第一密钥进行加密运算以生成第一暗文数据、调取第二密钥对第二暗文数据进行解密运算以生成明文数据、以及控制向目标设备CPU发送所述明文数据进行比较。所述RISC CPU 10内可预先配置多种主流加密算法,比如DES算法、3DES算法、AES算法、RSA算法、SHA-1算法等,所述加密芯片100可根据实际安全等级需要调用合适的加密算法,提高了所述加密芯片100的安全性、可拓展性和适用性。
参见图3,所述SHA 256算法模块20用于根据SHA 256算法进行解密运算,所述SHA256算法报文最大长度为264bit,输入按512-bit分组进行处理,输出256-bit的报文摘要,加密解密安全性极高,因此广泛应用于数字加密和数字签名。在本实施例中,所述SHA 256算法模块20,包括控制电路201、Wt生成电路202、Kt常数寄存器203、填充电路204、运算电路205、HASH值暂存寄存器206和移位寄存器207。在安全和保密要求较高时,可通过SHA 256算法模块20进行高安全等级的加解和解密运算,提高了所述加密芯片100的安全性和可靠性。
如图4所示,所述控制电路201包括计数器和译码电路,所述计数器用于根据时钟数据进行计数,所述译码电路用于根据所述计数器的计数值运算生成控制信号。所述控制电路201通过一个7位的计数器,根据接收的时钟信号进行加1计数操作,译码电路根据所述计数器计数的不同计数值可给出不同的控制信号。根据SHA 256算法,对每组512bit分组数据进行处理时,若执行SHA-1算法则需要80步运算;若执行SHA-224或SHA-256算法则需要64步。为实现逻辑资源的可重构并达到计数器资源重用的目的,需要所述控制电路201在不同的算法下产生不同的控制信号。为此,所述控制电路201采用增加选择算法信号(SEL)来实现,其中READY信号表示每一分组运算完成信号,ADD信号表示分组运算的最后一步各寄存器的值与第一步计算时的各寄存器的输入值相加信号,START信号表示移位寄存器移位信号。
如图5所示,所述Wt生成电路包括移位寄存器、数据选择器、模逻辑电路、循环移位电路和Wt寄存器。Wt的前16个字直接取自当前分组中的16个字,即Wt=Mt,其余Wt的值由不同算法来决定。对SHA-1算法,Wt=(Wt-3⊕Wt-8⊕Wt-14⊕Wt-16)<<<1;对SHA-224/256/384/512算法,Wt=σ1(Wt-2)+Wt-7+σ0(Wt-15)+Wt-16。SHA-1/384/512算法生成80个Wt,而SHA-224/256算法生成64个Wt。SHA-1/224/256算法的Wt为32bit,SHA-384/512的Wt为64bit。
在本实施例中,通过所述数据选择器实现16个64bit寄存器的重构设计。前16步,外部数据Mt经由数据选择器送入16级移位寄存器和Wt寄存器;从第16步以后,所述移位寄存器的外部输入是之前寄存器值的函数运算,并同时送入Wt锁存,而后Wt寄存器输出数据送入运算模块,直接参与每一步运算。
在本实施例中,所述模逻辑电路选用二级CSA(进位保留加法器)和一级CLA(超前进位加法器)的级联结构,将原来9级CSA的延迟(3个CLA级联,一级CLA的延时相当于三级CSA的延时)缩短到5级,提高了Wt生成电路的运算速度。采用8个64bit位宽的移位寄存器ABCDEFGH来实现对不同算法逻辑单元的重构设计
SHA-256算法使用8个寄存器的低32bit,高32bit置0,当复位信号RESET有效时,寄存器将根据不同算法进行初始化。数据路径设计的关键是计算每步寄存器A的值,主要包括非线性函数运算、加法运算和移位运算。其中,非线性函数运算只是完成信号在不同输入输出之间的切换,只需用组合逻辑电路设计,不会产生太大的延迟;移位只占用布线资源,同样不会对电路的速度有影响;而由于加法运算的进位会产生延迟,因此应尽量对其进行优化,否则会影响电路的运算速度。SHA-256算法执行7个连续32bit加法,SHA-384/512执行7个连续64bit加法,而且5种算法使用的逻辑函数和输入寄存器的值不同,这就需要将各个不同的函数变换的值提前计算出来,再根据算法选择进入CSA加法器的输入端。
图6为本发明实施例中利用加密芯片进行加密的方法原理示意图。如图所示,整个加密程序保护需要两个密钥和两种加解密算法,在所述加密芯片100的RISC CPU 10和目标设备CPU 200上都需要进行一次加密和解密动作。
具体的,首先所述RISC CPU10调取所述时钟和定时器模块30生成的当前时钟数据和所述RISC CPU10中的第一密钥,进行加密运算以生成第一暗文数据,并将所述第一暗文数据发送到所述目标设备CPU 200上。所述目标设备CPU 200从保密程序中调取预先存储的第一密钥对接收的所述第一暗文数据进行解密运算以获取第一明文数据,然后将所述第一明文数据与保密程序中的第二密钥进行加密运算以获取第二暗文数据,并将所述第二暗文数据发送到所述加密芯片100。所述加密芯片100将所述第二暗文数据与加密芯片100中预先存储的第二密钥进行解密运算,以获取第二明文数据,然后对所述第二明文数据进行时间范围断定,如果在时间范围内,则将其发送到所述目标设备CPU 200端进行比较。所述目标设备CPU 200将所述第二明文数据与第一次解密后得到所述第一明文数据对比,如果相同则控制继续执行保密程序,否则控制退出保密程序。
在本发明实施例中,所述加密芯片100根据动态的时钟数据和第一密钥进行加密而生成第一暗文数据,所述目标设备CPU 200根据保存在保密程序中的第一密钥对所述第一暗文数据进行解密而获得第一明文数据,然后根据保存在保密程序中的第二密钥对所述第一明文数据进行加密而获得第二暗文数据,所述加密芯片100调取第二密钥解密所述第二暗文数据而获得第二明文数据,当所述第二明文数据在预设时间范围内,所述目标设备CPU 200将所述第二明文数据与第一次解密后得到所述第一明文数据对比,如果相同则控制继续执行保密程序,否则控制退出保密程序,根据动态时钟数据生成报文数据,并通过加密芯片100和目标设备CPU 200保密程序中的两个密钥两次加密和解密动态的报文数据,对目标设备CPU 200内的保密程序进行严密保护而使其难以破解,提高了目标设备的安全性。
基于上述实施例,参见图7,在本发明另一实施例中,还提供一种上述加密芯片100进行加密的方法,包括:
步骤S101:RISC CPU调取时钟和定时器模块生成的时钟数据和第一密钥进行加密运算以生成第一暗文数据。
步骤S102:目标设备CPU获取第一暗文数据,并调取保密程序中的第一密钥对所述第一暗文数据进行解密运算以生成第一明文数据。
步骤S103:目标设备CPU调取保密程序中的第二密钥对所述第一明文数据进行加密运算以生成第二暗文数据。
步骤S104:RISC CPU获取第二暗文数据,并调取第二密钥对所述第二暗文数据进行解密运算以生成第二明文数据。
步骤S105:当所述第二明文数据在预设时间范围内时,目标设备CPU将所述第二明文数据与所述第一明文数据进行比较;以及当所述第二明文数据与所述第一明文数据相同时,目标设备CPU控制执行保密程序;否则,目标设备CPU控制退出保密程序。
在本实施例中,加密芯片根据动态时钟数据生成报文数据,并通过加密芯片和目标设备CPU保密程序中的两个密钥两次加密和解密动态的报文数据,对所述目标设备CPU内的保密程序进行严密保护而难以破解,提高了目标设备的安全性。
基于上述实施例,在本发明又一实施例中,还提供一种加密系统,其包括上述加密芯片100和目标设备CPU 200,所述目标设备CPU 200的保密程序设置有第一密钥和第二密钥,所述目标设备CPU 200用于获取所述RISC CPU 10生成的第一暗文数据并调取保密程序中的第一密钥对所述第一暗文数据进行解密运算以生成第一明文数据、调取保密程序中的第二密钥对所述第一明文数据进行加密运算以生成第二暗文数据、当所述第二明文数据在预设时间范围内时将所述第二明文数据与所述第一明文数据进行比较、当所述第二明文数据与所述第一明文数据相同时控制执行保密程序、以及当所述第二明文数据与所述第一明文数据不相同时控制退出保密程序。
在本实施例中,加密芯片100根据动态时钟数据生成报文数据,并通过加密芯片100和目标设备CPU 200保密程序中的两个密钥两次加密和解密动态的报文数据,对目标设备CPU 200内的保密程序进行严密保护而使其难以破解,提高了目标设备的安全性。
应当理解,本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中,多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如,如果用硬件来实现,和在另一实施方式中一样,可用本领域公知的下列技术中的任一项或他们的组合来实现:具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路,具有合适的组合逻辑门电路的专用集成电路,可编程门阵列(PGA),现场可编程门阵列(FPGA)等。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例,本领域的普通技术人员可以理解:在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型,本发明的范围由权利要求及其等同物限定。

Claims (10)

1.一种加密芯片,其特征在于,包括RISC CPU、数据总线、SHA 256算法模块、接口模块以及时钟和定时器模块,所述时钟和定时器模块用于生成时钟数据,所述SHA 256算法模块用于根据SHA 256算法进行解密运算,所述RISC CPU用于调取所述时钟和定时器模块生成的时钟数据和第一密钥进行加密运算以生成第一暗文数据、调取第二密钥对第二暗文数据进行解密运算以生成明文数据,以及控制所述接口模块向目标设备CPU发送所述明文数据进行比较。
2.如权利要求1所述的加密芯片,其特征在于,所述SHA 256算法模块包括控制电路、Wt生成电路、Kt常数寄存器、填充电路、运算电路、HASH值暂存寄存器和移位寄存器。
3.如权利要求2所述的加密芯片,其特征在于,所述控制电路包括计数器和译码电路,所述计数器用于根据时钟数据进行计数,所述译码电路用于根据所述计数器的计数值运算生成控制信号。
4.如权利要求2所述的加密芯片,其特征在于,所述Wt生成电路包括移位寄存器、数据选择器、模逻辑电路、循环移位电路和Wt寄存器。
5.如权利要求4所述的加密芯片,其特征在于,所述模逻辑电路选用二级CSA和一级CLA的级联结构。
6.如权利要求1所述的加密芯片,其特征在于,所述RISC CPU包括运算器、控制器、比较器和寄存器组。
7.如权利要求1所述的加密芯片,其特征在于,所述加密芯片还包括总线控制器、慢速总线接口、eFLASH总线接口和eSRAM总线接口,所述eFLASH总线接口用于控制FLASH模块的读写操作,所述eSRAM总线接口用于控制SRAM模块的读写操作。
8.如权利要求1所述的加密芯片,其特征在于,所述接口模块包括SPI接口单元,IIC接口单元或1-Wire接口单元。
9.一种利用权利要求1所述的加密芯片进行加密的方法,其特征在于,包括:
RISC CPU调取时钟和定时器模块生成的时钟数据和第一密钥进行加密运算以生成第一暗文数据;
目标设备CPU获取第一暗文数据,并调取保密程序中的第一密钥对所述第一暗文数据进行解密运算以生成第一明文数据;
目标设备CPU调取保密程序中的第二密钥对所述第一明文数据进行加密运算以生成第二暗文数据;
RISC CPU获取第二暗文数据,并调取第二密钥对所述第二暗文数据进行解密运算以生成第二明文数据;
当所述第二明文数据在预设时间范围内时,目标设备CPU将所述第二明文数据与所述第一明文数据进行比较;以及
当所述第二明文数据与所述第一明文数据相同时,目标设备CPU控制执行保密程序;否则,目标设备CPU控制退出保密程序。
10.一种加密系统,其特征在于,包括如权利要求1所述的加密芯片以及目标设备CPU,所述目标设备CPU的保密程序设置有第一密钥和第二密钥,所述目标设备CPU用于获取所述RISC CPU生成的第一暗文数据并调取保密程序中的第一密钥对所述第一暗文数据进行解密运算以生成第一明文数据、调取保密程序中的第二密钥对所述第一明文数据进行加密运算以生成第二暗文数据、当所述第二明文数据在预设时间范围内时将所述第二明文数据与所述第一明文数据进行比较、当所述第二明文数据与所述第一明文数据相同时控制执行保密程序、以及当所述第二明文数据与所述第一明文数据不相同时控制退出保密程序。
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