CN106411131B - 一种开关控制电路和开关电源 - Google Patents

Abstract

一种开关控制电路和开关电源，所述开关控制电路包括：导通阻抗依次增大的第一主开关管、第一和第二弱开关管，三者第一端接开关节点，第二端接第一电源节点；导通阻抗依次增大的第二主开关管、第三和第四弱开关管，三者第一端接开关节点，第二端接第二电源节点，第一主开关管、第一和第二弱开关管三个管和第二主开关管、第三和第四弱开关管三个管交替导通；逻辑控制电路，适于生成第一控制信号以控制第一主开关管、第二控制信号以控制第二主开关管、第三控制信号以控制第一和第四弱开关管和第四控制信号以控制第二和第三弱开关管。本发明可降低开关控制电路中的EMI辐射和电压过冲，并保护内部的开关管。

Description

一种开关控制电路和开关电源

技术领域

本发明涉及电子电路设计领域，特别涉及一种开关控制电路和开关电源。

背景技术

在电子电路设计领域，开关控制电路的应用十分广泛，例如，其可以应用于开关电源、音频功率放大器等电路。其中，开关电源可以包括：降压式变换电路(也可称为Buck电路)、升压式变换电路(也可称为Boost电路)和升降压式变换电路(Buck-Boost电路)，可通过控制电路和储能元件(例如电感和电容)的不同的连接方式实现不同的电路架构。以上所述的开关电源以开关切换的方式工作，使能量在电感和电容等储能元件上存储、传输，使得开关电源输出的电压相比起输入电压被抬高或者降低，相比于线性电源电路中的电流需经过电阻等元件会转换为热能而引起的电能浪费，开关电源具有较高的电能利用率和工作效率，自身发热也比较小，因此可广泛应用于手机等便携式产品中。

近几年来，便携式产品出现了结构轻薄化、大电流充电、拍照闪光灯功能等需求。小封装体积的电感、电容及更小的电流纹波指标需要开关电源的开关频率大于2MHz，甚至高达4MHz，这意味着开关电源要具有更短的死区时间、更快的状态切换过程。但是，这种高速的开关状态的切换同时会带来电磁干扰(Electromagnetic Interference，EMI)辐射、电压振铃和过冲，EMI辐射成为周边的其他高灵敏度器件的干扰源，而电压振铃和过冲除了对开关电源带来噪声干扰外，还会造成其内部器件由于承受过压而具有烧坏的风险。于此同时，基于以上所述的产品中类似大电流(例如2A至3A充电电流)充电的需求，开关电源会长时间工作在大负载电流的情况，考虑到印制电路板(Printed Circuits Board，PCB)或者芯片量产测试环境引起的较大的寄生电感(一般大于2nH)，电压过冲会进一步加大。

以下以现有技术的一种包括所述开关控制电路的Boost电路为例进行详细说明。如图1所示，Boost电路100可以包括：第一开关管N0、第二开关管P0、储能元件电感L和电容Cout以及包括逻辑门U1至U8的逻辑控制电路(图中未标示)；其中，所述Boost电路100的输入电压为电压VIN，输出电压为电压OUT，对外输出负载电流Iload为后续电路供电，PWM信号Vduty适于控制通过所述逻辑控制电路对第一开关管N0和第二开关管P0进行控制；如果将所述开关电源封装于芯片，那么，芯片封装的引脚SW、OUT和GND上可能引起寄生阻抗，分别记为电阻Rsw、Rout和Rgnd，同时，由于在PCB上，引脚OUT至所述电容Cout之间的走线会引起寄生电感Lpout。其中，所述第一开关管N0的漏极耦接开关节点SW，其源极和衬底接地，其栅极耦接非门U8的输出端，所述第二开关管P0的漏极耦接所述开关节点SW，其源极和衬底耦接所述电压OUT，其栅极耦接非门U4的输出端。

当所述第一开关管N0导通时，开关节点SW通过低阻抗耦接到地，当所述第二开关管P0导通时，开关节点SW通过低阻抗输出所述电压OUT。基于所述PWM信号Vduty和逻辑控制电路的作用，第一开关管N0和第二开关管P0将交替导通或者关断，以实现Boost电路100的升压功能。为了避免所述开关电源的输出端到地的电流穿通，在整个开关切换过程中要避免第一开关管N0和第二开关管P0同时导通，即在导通第二开关管P0之前要关断第一开关管N0，在导通第一开关管N0之前要关闭第二开关管P0，两者同时不导通的时间间隔通常称为以上所述的死区时间。

由于第一开关管N0和第二开关管P0的导通阻抗非常小，因此所述开关节点SW的电平转换速率会非常快，经过寄生电感Lpout的电流变化速率会比较大，因此会在寄生电感Lpout上产生较大的电压过冲，不但会导致EMI辐射，而且会使得所述第二开关管N0承受较大的过压风险，甚至过热烧毁。

以上仅以Boost电路进行举例说明，但总结而言，在所有开关控制电路中均存在以上所述的问题。因此，现有技术的开关控制电路面临着在开关快速切换时可能引起EMI辐射、电压振铃和过冲的问题。

发明内容

本发明解决的技术问题是如何合理降低开关控制电路在开关快速切换时引起的EMI辐射、电压振铃和过冲。

为解决上述技术问题，本发明实施例提供一种开关控制电路，包括：导通阻抗依次增大的第一主开关管、第一弱开关管和第二弱开关管；导通阻抗依次增大的第二主开关管、第三弱开关管和第四弱开关管，其中，所述第一主开关管、第一弱开关管和第二弱开关管的第一端均耦接开关节点，所述第一主开关管、第一弱开关管和第二弱开关管的第二端均耦接第一电源节点；所述第二主开关管、第三弱开关管和第四弱开关管的第一端均耦接所述开关节点，所述第二主开关管、第三弱开关管和第四弱开关管的第二端均耦接第二电源节点；逻辑控制电路，响应于第一PWM信号，适于生成第一控制信号并传输至所述第一主开关管的控制端，生成第二控制信号并传输至所述第二主开关管的控制端，生成第三控制信号并传输至所述第一弱开关管和第四弱开关管的控制端，生成第四控制信号并传输至所述第二弱开关管和第三弱开关管的控制端；其中，当所述第一PWM信号由第二逻辑电平切换为第一逻辑电平时，所述第二控制信号控制所述第二主开关管关断，而后所述第四控制信号控制所述第三弱开关管关断并控制所述第二弱开关管导通，所述第三控制信号控制所述第四弱开关管关断并控制所述第一弱开关管导通，而后所述第一控制信号控制所述第一主开关管导通；当所述第一PWM信号由所述第一逻辑电平切换为所述第二逻辑电平时，所述第一控制信号控制所述第一主开关管关断，而后所述第三控制信号控制所述第一弱开关管关断并控制所述第四弱开关管导通，所述第四控制信号控制所述第二弱开关管关断并控制所述第三弱开关管导通，而后所述第一控制信号控制所述第二主开关管导通。

可选地，当所述第一PWM信号由所述第二逻辑电平切换为所述第一逻辑电平时，所述第四控制信号控制所述第三弱开关管关断并控制所述第二弱开关管导通的过程，与所述第三控制信号控制所述第四弱开关管关断并控制所述第一弱开关管导通的过程在时间上具有交叠；当所述第一PWM信号由所述第一逻辑电平切换为所述第二逻辑电平时，所述第三控制信号控制所述第一弱开关管关断并控制所述第四弱开关管导通的过程，与所述第四控制信号控制所述第二弱开关管关断并控制所述第三弱开关管导通的过程在时间上具有交叠。

可选地，所述逻辑控制电路包括：第一逻辑单元，适于根据所述第一PWM信号、第一延迟信号和第二延迟信号得到所述第一控制信号，其中，所述第一延迟信号相比于所述第三控制信号具有第一延迟，所述第二延迟信号相比于所述第四控制信号具有第二延迟；第二逻辑单元，适于根据所述第一PWM信号、第一延迟信号和第二延迟信号得到所述第二控制信号；第三逻辑单元，适于根据所述第一控制信号、第二控制信号和第一PWM信号得到第五控制信号；第四逻辑单元，适于根据所述第五控制信号和所述第四控制信号得到所述第三控制信号；第五逻辑单元，适于根据所述第五控制信号和所述第三控制信号得到所述第四控制信号。

可选地，所述第一逻辑单元包括：按顺序级联的第一或非门、第一非门、第二非门和第三非门，所述第一或非门接收所述第一PWM信号、第一延迟信号和第二延迟信号，所述第三非门的输出端输出所述第一控制信号。

可选地，所述第二逻辑单元包括：按顺序级联的第一与非门、第四非门、第五非门和第六非门，所述第一与非门接收所述第一PWM信号、第一延迟信号和第二延迟信号，所述第六非门的输出端输出所述第二控制信号。

可选地，所述第三逻辑单元包括：第二与非门，接收所述第一控制信号和第一PWM信号；第七非门，接收所述第二控制信号；第三与非门，其第一输入端耦接所述第二与非门的输出端，其第二输入端耦接所述第七非门的输出端，其输出端输出所述第五控制信号。

可选地，所述第四逻辑单元包括：按顺序级联的第二或非门、第八非门、第九非门和第十非门，所述第二或非门接收所述第五控制信号和所述第四控制信号，所述第十非门的输出端输出所述第三控制信号。

可选地，所述第五逻辑单元包括：按顺序级联的第四与非门、第十一非门、第十二非门和第十三非门，所述第四与非门接收所述第五控制信号和所述第三控制信号，所述第十三非门的输出端输出所述第四控制信号。

可选地，所述逻辑控制单元还包括：级联的第一施密特触发器和第十四非门，适于对所述第三控制信号提供所述第一延迟，其中，所述第一施密特触发器的输入端接收所述第三控制信号，所述第十四非门的输出端输出所述第一延迟信号；级联的第二施密特触发器和第十五非门，适于对所述第四控制信号提供所述第二延迟，其中，所述第二施密特触发器的输入端接收所述第四控制信号，所述第十五非门的输出端输出所述第二延迟信号。

可选地，所述第一主开关管、第一弱开关管和第二弱开关均为PMOS管，各自的第一端为PMOS管的漏极，各自的第二端为PMOS管的源极，各自的控制端为PMOS管的栅极；所述第二主开关管、第三弱开关管和第四弱开关均为NMOS管，各自的第一端为NMOS管的漏极，各自的第二端为NMOS管的源极，各自的控制端为NMOS管的栅极。

为解决上述技术问题，本发明实施例还提供一种开关电源，包括：以上所述的开关控制电路；电感，耦接于所述开关节点与所述开关电源的第一输入端之间；电容，耦接于所述第一电源节点和第二电源节点之间，所述第二电源节点耦接所述开关电源的第二输入端。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提供一种开关控制电路和开关电源，所述开关控制电路可以包括：导通阻抗依次增大的第一主开关管、第一弱开关管和第二弱开关管，导通阻抗依次增大的第二主开关管、第三弱开关管和第四弱开关管；逻辑控制电路，响应于第一PWM信号，适于生成第一控制信号、第二控制信号、第三控制信号和第四控制信号。在本实施例中，当所述第一PWM信号为高电平时，所述开关节点与所述第二电源节点之间的第一电流完成了从所述第二主开关管、第三弱开关管和第四弱开关管向所述第一主开关管、第一弱开关管和第二弱开关管的缓慢过渡。而且，在电流的缓慢过渡过程中，所述开关节点与所述第二电源节点之间的电压从未出现全部加载至导通阻抗最小的第二主开关管之上的情况，仅出现过全部加载至所述第二主开关管、第三弱开关管和第四弱开关管上、全部加载至导通阻抗中等的第三弱开关管和导通阻抗最大的第四弱开关管上，以及全部加载至导通阻抗最大的第四弱开关管上，可以较大限度地防止开关管过载，防止烧毁。

此外，相比于现有技术而言，本发明实施例开关控制电路包括至少两组、数量为六个的开关管，由于在各个开关管进行开关状态切换时，所述第二弱开关管和第四弱开关管的导通阻抗不宜过大，否则在所述第一电流加载至二者上时，容易引起二者过载，但是，各个开关管的阻抗也不宜过小，否则不能够满足电路的功率损耗要求，在这种情况下，可以通过对各个开关管导通阻抗的灵活配置，均衡地调节所述第一电流在两组开关管之间的过渡速度，还可以兼顾电路的功率损耗以及对开关管的保护。进一步而言，所述开关电源在没有明显性能牺牲的情况下，极大提升EMI性能，减小了开关节点处的电压振铃和过冲，避免了开关管的过压风险。

进一步而言，当所述第一PWM信号由所述第二逻辑电平切换为所述第一逻辑电平时，所述第四控制信号控制所述第三弱开关管关断并控制所述第二弱开关管导通的过程，与所述第三控制信号控制所述第四弱开关管关断并控制所述第一弱开关管导通的过程在时间上具有交叠，这可以使得以上所述的第一电流会逐渐地从所述第三弱开关管过渡到所述第四弱开关管，这避免了所述第一电流全部流过导通阻抗最大(也即尺寸最小)的所述第四弱开关管的功率过载风险。

附图说明

图1是现有技术的一种包括开关控制电路的Boost电路的电路图。

图2是图1所示的Boost电路中开关节点、第一开关管和第二开关管的控制电压、寄生阻抗上的电流和电流变化率的波形仿真图。

图3是现有技术的另一种Boost电路中开关节点、第一开关管和第二开关管的控制电压、寄生阻抗上的电流和电流变化率的波形仿真图。

图4是本发明实施例开关控制电路的一种示意性结构框图。

图5是包括本发明实施例开关控制电路的一种开关电源的示意性结构框图。

图6是图5所示的开关电源中开关节点、第一主开关管的控制电压、第二主开关管的控制电压、第一和第四弱开关管的控制电压以及第二和第三弱开关管的控制电压、寄生阻抗上的电流和电流变化率的波形仿真图。

图7是本发明实施例开关控制电路中逻辑控制电路的一种电路图。

图8是本发明实施例开关电源的一种电路图。

具体实施方式

如背景技术部分所述，以Boost电路为举例的开关控制电路面临着在开关快速切换时可能引起EMI辐射、电压振铃和过冲的问题。

本申请发明人进一步地对图1所示的Boost电路进行了分析。继续参照图1，在Boost电路100中，为了实现较高的效率，第一开关管N0和第二开关管P0的宽长比都会比较大，从而得到较小的导通阻抗，通常会在100mΩ级别；在典型的大电流应用中，导通阻抗可以达到30～80mΩ。当第一开关管N0导通时，开关节点SW通过低阻抗耦接到地，基于确定大小的电感电流，第一开关管N0的漏极和源极之间的电压Vds比较小；当第二开关管P0导通时，开关节点SW通过低阻抗输出所述电压OUT，基于确定的电感电流，第二开关管P0的漏极和源极之间的电压Vds也比较小；那么，根据功率与电压和电流之间的关系，第一开关管N0和第二开关管P0的功率损耗都会比较小，从而得到较高的工作效率。

在PCB上形成的寄生电感，引脚OUT至所述电容Cout之间的走线会引起寄生电感Lpout，走线越长，寄生电感Lpout会相对越大，一般在0.5～1nH，但在一些恶劣的测试环境中，寄生电感Lpout会大于2nH，甚至达到10nH的级别。

而且，由于第一开关管N0和第二开关管P0的导通阻抗非常小，因此开关节点SW处的电平大小的转换速率会非常快，经过所述寄生电感Lpout(也即经过所述寄生阻抗Rout)的电流变化速率dI(Rout)/dt(以下简称dI/dt)会比较大，因此，会在寄生电感Lpout上产生较大的电压过冲Vspike。举例而言，以电流变化率dI/dt＝4A/s、L＝1nH、流经电感L的电流为1A，寄生阻抗Rout为0.05Ω为例，那么电压过冲Vspike＝4A/s×1nH＝4V。由于存在电容Cout，所述Boost电路100的输出端的电压会相对稳定(如4.5V)。那么此时，所述开关节点SW处的电压Vsw可以采用如下公式进行计算：Vsw＝Vout+Vspike+Vdio_p0+I×Rout＝4.5V+4V+0.7V+1A×0.05Ω＝9.25V，其中，Vout为Boost电路100的输出端的电压，Vdio_p0为第二开关管P0的寄生二极管的正向压降，I×Rout为电感L上的电流流过寄生阻抗Rout产生的压降。可以看出，除了Boost电路100的输出端的电压，所述电压过冲Vspike在电压Vsw中所占的比重最大，因此，只有减小电压过冲Vspike才能最大限度地减小开关节点SW处表现出的电压过冲，而且正是较大的电流变化率dI/dt和寄生电感Lpout的存在，才产生了较大的电压过冲Vspike。

本申请发明人还对Boost电路100中第一开关管N0的控制电压V(N0)、第二开关管P0的控制电压V(P0)、开关节点SW的电平V(SW)以及寄生阻抗Rout上的电流I(Rout)和所述电流变化率dI(Rout)/dt的波形进行了仿真。

如图2所示，在第一开关管N0的控制端电压V(N0)和第二开关管P0的控制端电压V(P0)的作用下，所述开关节点SW处的电压发生切换，由高电平切换为低电平，寄生阻抗Rout上的电流变化率dI(Rout)/dt中的两个尖峰分别对应流经所述寄生阻抗Rout的电流I(Rout)从1A变化至0A和从0A变化至1A的两个切换过程，且两个峰值高达6至8A/ns，这意味着如果存在1nH的寄生电感Lpout，将导致开关节点SW处具有至少6A/ns×1nH＝6V的过冲电压；并且开关节点SW从高电平切换到低电平，或从低电平切换到高电平的切换时间不足1ns，这会产生极大的EMI辐射干扰。

现有通常的一个改善方案是在图1所示的Boost电路100的基础上，将开关控制电路部分的逻辑控制电路中用于驱动第一开关管N0和第二开关管P0的驱动电路减弱，也即将非门U4和U8的尺寸减小，非门U4和U8的下拉驱动能力减弱。相比改进之前，非门U4和U8将需要更长的时间去关闭第一开关管N0和第二开关管P0，使得第一开关管N0和第二开关管P0在切换开关节点SW电平状态的过程中需要维持更长的导通时间。这种改进将会减小所述电流变化率dI/dt，进而减小EMI辐射和电压过冲，但会导致开关节点SW电平状态的切换时间变得很长，达到改进前的1.5至2倍，这与开关控制电路的高开关速度所期望的短切换时间是相悖的。因此，将第一开关管N0和第二开关管P0的导通速率减缓以获得较小的电流变化率是一种牺牲很大、但获益较小的低效率方案。

具体而言，由图3中的波形仿真图可以得出，在第一开关管N0的控制端电压V(N0)和第二开关管P0的控制端电压V(P0)的作用下，所述开关节点SW处的电压发生切换，由高电平切换为低电平，在此过程中，寄生电阻Rout上的电流变化率dI(Rout)/dt的两个尖峰值会减小到约2A/ns，这意味着如果存在1nH的寄生电感Lpout，那么将导致开关节点SW处具有至少2A/ns×1nH＝2V的过冲电压。相比于图2所示的改进前的波形仿真图，这在一定程度上减小了电流变化率dI/dt，进而减小了开关节点SW处的电压过冲，但却使得第一开关管N0和第二开关管P0的控制信号的稳定建立时间增加到改进前的2至3倍，这会严重影响到高速boost电路的工作性能。总之，这种改进方法在有限地减小了开关节点SW处的电压过冲的同时，缺点十分明显。

因此，基于以上分析可知，现有技术针对降低开关控制电路在开关快速切换时引起的EMI辐射、电压振铃和过冲这一技术问题，其改进方案尽管可以达到这一目的，然而，却严重影响了开关控制电路的工作性能，这在工作频率为例如大于2MHz的开关控制电路设计中甚至不能接受，因此，现有技术的开关控制电路在解决上述技术问题时采用的方案欠佳。

针对以上所述的技术问题，本发明实施例提出一种开关控制电路，在几乎不影响开关控制电路的工作性能的情况下，合理且有效降低开关控制电路在开关快速切换时引起的EMI辐射、电压振铃和过冲。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4是本发明实施例开关控制电路的一种示意性结构框图。

如图4所示，本发明实施例开关控制电路200可以包括：导通阻抗依次增大的第一主开关管P1、第一弱开关管P2和第二弱开关管P3、导通阻抗依次增大的第二主开关管N1、第三弱开关管N2和第四弱开关管N3和逻辑控制电路10。

其中，所述第一主开关管P1、第一弱开关管P2和第二弱开关管P3的第一端均耦接开关节点SW，所述第一主开关管P1、第一弱开关管P2和第二弱开关管P3的第二端均耦接第一电源节点PWR1；所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3的第一端均耦接所述开关节点SW，所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3的第二端均耦接第二电源节点PWR2。

在具体实施中，所述第一主开关管P1和第二主开关管N1可以为大尺寸开关管；所述第一弱开关管P2和第三弱开关管N2可以为中等尺寸开关管，其导通阻抗可以为所述第一主开关管P1或第二主开关管N1的2～5倍；所述第二弱开关管P3和第四弱开关管N3可以为小尺寸开关管，其导通阻抗可以为所述第一主开关管P1或第二主开关管N1的5～20倍。

当控制端的信号为第一逻辑电平(例如低电平)时，所述第一主开关管P1、第一弱开关管P2和第二弱开关管P3受控导通，所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3受控关断；当控制端的信号为不同于所述第一逻辑电平的第二逻辑电平(例如高电平)时，所述第一主开关管P1、第一弱开关管P2和第二弱开关管P3受控关断，所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3受控导通。

所述逻辑控制电路10响应于第一PWM信号PWM1，适于生成第一控制信号Ctrl1并传输至所述第一主开关管P1的控制端，生成第二控制信号Ctrl2并传输至所述第二主开关管N1的控制端，生成第三控制信号Ctrl3并传输至所述第一弱开关管P2和第四弱开关管N3的控制端，生成第四控制信号Ctrl4并传输至所述第二弱开关管P3和第三弱开关管N2的控制端。

当所述第一PWM信号PWM1由所述第二逻辑电平(例如高电平)切换为所述第一逻辑电平(例如低电平)时，所述第二控制信号Ctrl2控制所述第二主开关管N1关断，而后所述第四控制信号Ctrl4控制所述第三弱开关管N2关断并控制所述第二弱开关管P3导通，所述第三控制信号Ctrl3控制所述第四弱开关管N3关断并控制所述第一弱开关管P2导通，而后所述第一控制信号Ctrl1控制所述第一主开关管P1导通。

当所述第一PWM信号PWM1由所述第一逻辑电平(例如低电平)切换为所述第二逻辑电平(例如高电平)时，所述第一控制信号Ctrl1控制所述第一主开关管P1关断，而后所述第三控制信号Ctrl3控制所述第一弱开关管P2关断并控制所述第四弱开关管N3导通，所述第四控制信号Ctrl4控制所述第二弱开关管P3关断并控制所述第三弱开关管N2导通，而后所述第一控制信号Ctrl1控制所述第二主开关管N1导通。

具体分析而言，当所述第一PWM信号PWM1为高电平时，所述开关节点SW与所述第二电源节点PWR2之间的电流(设为第一电流)被分配至所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3上。由于所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3的导通阻抗依次增大，三个开关管并联后的导通阻抗非常小，所以落在三个开关管的源极漏极之间的压降非常小，进而在三个开关管上的功率损耗非常小。

当所述第一PWM信号PWM1由高电平切换为低电平时，在所述逻辑控制电路10的作用下，首先第二主开关管N1关断，使得所述第一电流被分配至所述第三弱开关管N2和第四弱开关管N3上；而后，经过若干时间的延迟，所述第三弱开关管N2关断，所述第二弱开关管P3导通，使得所述第一电流被分配至所述第二弱开关管P3和第四弱开关管N3上，所述第四弱开关管N3关断，所述第一弱开关管P2导通，使得所述第一电流被分配至所述第一弱开关管P2和第二弱开关管P3上；而后，所述第一主开关管P1导通，使得所述第一电流被分配至所述第一主开关管P1、第一弱开关管P2和第二弱开关管P3上。

以上过程中，在各个开关管进行开关状态切换的同时，所述第一电流完成了从所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3向所述第一主开关管P1、第一弱开关管P2和第二弱开关管P3的缓慢过渡。而且，可以看出，在电流的缓慢过渡过程中，所述开关节点SW与所述第二电源节点PWR2之间的电压从未出现全部加载至导通阻抗最小的第二主开关管N1之上的情况，仅出现过全部加载至所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3上、全部加载至导通阻抗中等的第三弱开关管N2和导通阻抗最大的第四弱开关管N3上，以及全部加载至导通阻抗最大的第四弱开关管N3上，可以较大限度地防止开关管过载，防止烧毁。此外，相比于图1所示的开关控制电路100仅包括第一开关管N0和第二开关管P0而言，本发明实施例开关控制电路200包括至少两组、数量为六个的开关管，由于在各个开关管进行开关状态切换时，所述第二弱开关管P3和第四弱开关管N3的导通阻抗不宜过大，否则在所述第一电流加载至二者上时，容易引起二者过载，但是，各个开关管的阻抗也不宜过小，否则不能够满足电路的功率损耗要求，在这种情况下，可以通过对各个开关管导通阻抗的灵活配置，均衡地调节所述第一电流在两组开关管之间的过渡速度，还可以兼顾电路的功率损耗以及对开关管的保护。

同理，也即当所述第一PWM信号PWM1为低电平时，所述开关节点SW与所述第一电源节点PWR1之间的电流(设为第二电流)被分配至所述第一主开关管P1、第一弱开关管P2和第二弱开关管P3上。当所述第一PWM信号PWM1由低电平切换为高电平时，在所述逻辑控制电路10的作用下，首先第一主开关管P1关断，使得所述第一电流被分配至所述第一弱开关管P2和第二弱开关管P3上；而后，经过若干时间的延迟，所述第一弱开关管P2关断，所述第四弱开关管N3导通，使得所述第一电流被分配至所述第二弱开关管P3和第四弱开关管N3上，所述第二弱开关管P3关断，所述第三弱开关管N2导通，使得所述第一电流被分配至所述第三弱开关管N2和第四弱开关管N3上；而后，所述第二主开关管N1导通，使得所述第一电流被分配至所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3上。

以上过程中，在各个开关管进行开关状态切换的同时，所述第二电流完成了从所述第一主开关管P1、第一弱开关管P2和第二弱开关管P3向所述第二主开关管N1、第三弱开关管N2和第四弱开关管N3的缓慢过渡。而且，同样可以较大限度地防止开关管过载，防止烧毁。此外，还可以通过对各个开关管导通阻抗的灵活配置，均衡地调节所述第一电流在两组开关管之间的过渡速度，还可以兼顾电路的功率损耗以及对开关管的保护。

在具体实施中，所述第一主开关管P1、第一弱开关管P2和第二弱开关可以均为PMOS管，各自的第一端为PMOS管的漏极，各自的第二端为PMOS管的源极，各自的控制端为PMOS管的栅极。所述第二主开关管N1、第三弱开关管N2和第四弱开关可以均为NMOS管，各自的第一端为NMOS管的漏极，各自的第二端为NMOS管的源极，各自的控制端为NMOS管的栅极。

需要说明的是，本发明实施例不应对以上所述的各个开关管的具体形式进行限制。其中，所述第一主开关管P1、第一弱开关管P2和第二弱开关还可以均为NMOS管，其控制端的电压为高电平时导通；所述第二主开关管N1、第三弱开关管N2和第四弱开关可以均为PMOS管，其控制端的电压为低电平时导通，只要满足所述开关控制电路200对各个开关管的导通或关断的条件即可。本实施例仅以所述第一主开关管P1、第一弱开关管P2和第二弱开关可以均为PMOS管，所述第二主开关管N1、第三弱开关管N2和第四弱开关可以均为NMOS管为例进行说明。

进一步而言，在具体实施中，当所述第一PWM信号PWM1由所述第二逻辑电平切换为所述第一逻辑电平时，所述第四控制信号Ctrl4控制所述第三弱开关管N2关断并控制所述第二弱开关管P3导通的过程，与所述第三控制信号Ctrl3控制所述第四弱开关管N3关断并控制所述第一弱开关管P2导通的过程在时间上可以具有交叠。也即当所述第二控制信号Ctrl2开始控制所述第三弱开关管N2关断，却又未完全关断时，所述第三控制信号Ctrl3开始控制所述第四弱开关管N3导通，可以使得以上所述的第一电流会逐渐地从所述第三弱开关管N2过渡到所述第四弱开关管N3，这避免了电流全部流过导通阻抗最大(也即尺寸最小)的所述第四弱开关管N3的功率过载风险。

同理，在具体实施中，当所述第一PWM信号PWM1由所述第一逻辑电平切换为所述第二逻辑电平时，所述第三控制信号Ctrl3控制所述第一弱开关管P2关断并控制所述第四弱开关管N3导通的过程，与所述第四控制信号Ctrl4控制所述第二弱开关管P3关断并控制所述第三弱开关管N2导通的过程在时间上可以具有交叠，可以避免电流全部流过所述第二弱开关管P3的功率过载风险，所述第二电流可以完成从PMOS开关管到NMOS开关管的相对平滑的切换过程。

继续以所述开关控制电路200应用于开关电源为例。

图5是包括本发明实施例开关控制电路200的一种开关电源的示意性结构框图。参照图5所示，以Boost电路为例，除了所述开关控制电路200，开关电源300还可以包括电感L和电容Cout，所述电感L耦接于所述开关节点SW与所述开关电源300的第一输入端之间，所述电容Cout耦接于所述第一电源节点PWR1和第二电源节点PWR2之间，所述第二电源节点PWR2耦接所述开关电源300的第二输入端。所述第一电源节点PWR1输出负载电流Iload为负载电路(图未示)供电。其中，如背景技术部分所述，如果将所述开关电源300封装于芯片，那么，芯片封装的引脚SW、OUT和GND上可能引起寄生阻抗，分别记为电阻Rsw、Rout和Rgnd，同时，由于在PCB上，引脚OUT至所述电容Cout之间的走线会引起寄生电感Lpout。

图6是图5所示的开关电源300中开关节点SW、第一主开关管P1的控制电压、第二主开关管N1的控制电压、第一和第四弱开关管N3的控制电压以及第二和第三弱开关管N2的控制电压、寄生阻抗Rout上的电流和电流变化率的波形仿真图。

如图6所示，所述第一控制信号Ctrl1的幅度表示为电压V(P1)，所述第二控制信号Ctrl2的幅度表示为电压V(N1)，所述第三控制信号Ctrl3的幅度表示为电压V(P2_N3)，所述第四控制信号Ctrl4的幅度表示为电压V(P3_N2)。在本实施例中，所述电压V(P1)、电压V(N1)、电压V(P2_N3)和电压V(P3_N2)均由低电平变换为高电平。并且，所述电压V(P1)、电压V(P3_N2)、电压V(P2_N3)和电压V(N1)的高电平持续时间依次递减，并且，在后一个为低电平时，需保证前一个为高电平，以控制所述开关节点SW处的电压受控由高电平切换为低电平。一方面保证了在第二主开关管N1、第三弱开关管N2和第四弱开关管N3都关断后，所述第一主开关管P1才受控开启，此过程保证了所述第二主开关管N1快速关断和所述第一主开关管P1快速导通之间满足两相非交叠时序；另一方面也保证了所述第三弱开关管N2关断的过程与所述第四弱开关管N3关断的过程在时间上可以具有交叠。

在图6中，所述寄生电阻Rout上的电流变化率dI(Rout)/dt的两个尖峰值会减小到0.7～0.9A/ns，这意味着如果存在1nH的寄生电感Lpout，那么根据前文的分析，将会导致所述开关节点SW处仅产生0.7A/ns×1nH＝0.7V的过冲电压。相比于现有技术(具体参照图2和图3的仿真结果)，本发明实施例开关控制电路200极大地减小了寄生电阻Rout上的电流变化率dI(Rout)/dt，以此减小了所述开关节点SW处的尖峰过冲。尽管所述开关节点SW的电平切换速率明显减缓，但各个开关管的控制端所接收的电压信号的建立时间却并没有明显增加。在没有明显性能牺牲的情况下，极大提升抗EMI性能，减小了开关节点SW处的电压振铃和过冲，避免了NMOS开关管的过压风险。

图7是本发明实施例开关控制电路中逻辑控制电路的一种电路图。

在具体实施中，所述第一PWM信号PWM1可以由脉宽调制电路生成，也可以由Boost电路的控制环路产生，频率一般在1MHz至10MHz，使得所述第一PWM信号PWM1的占空比可调，以影响所述开关控制电路200中各个开关管的导通和关断时间，进而影响各个开关管的工作效率。

如图7所示，在具体实施中，所述逻辑控制电路10可以包括第一逻辑单元(图中未标示)、第二逻辑单元(图中未标示)、第三逻辑单元(图中未标示)、第四逻辑单元(图中未标示)和第五逻辑单元(图中未标示)。

其中，所述第一逻辑单元适于根据所述第一PWM信号PWM1、第一延迟信号Delay1和第二延迟信号Delay2得到所述第一控制信号Ctrl1，其中，所述第一延迟信号Delay1相比于所述第三控制信号Ctrl3具有第一延迟，所述第二延迟信号Delay2相比于所述第四控制信号Ctrl4具有第二延迟。

所述第二逻辑单元适于根据所述第一PWM信号PWM1、第一延迟信号Delay1和第二延迟信号Delay2得到所述第二控制信号Ctrl2。

所述第三逻辑单元适于根据所述第一控制信号Ctrl1、第二控制信号Ctrl2和第一PWM信号PWM1得到第五控制信号Ctrl5。

所述第四逻辑单元适于根据所述第五控制信号Ctrl5和所述第四控制信号Ctrl4得到所述第三控制信号Ctrl3。

所述第五逻辑单元适于根据所述第五控制信号Ctrl5和所述第三控制信号Ctrl3得到所述第四控制信号Ctrl4。

具体地，所述第一逻辑单元可以包括：按顺序级联的第一或非门U1、第一非门U2、第二非门U3和第三非门U4，所述第一或非门U1接收所述第一PWM信号PWM1、第一延迟信号Delay1和第二延迟信号Delay2，所述第三非门U4的输出端输出所述第一控制信号Ctrl1。

具体地，所述第二逻辑单元可以包括：按顺序级联的第一与非门U5、第四非门U6、第五非门U7和第六非门U8，所述第一与非门U5接收所述第一PWM信号PWM1、第一延迟信号Delay1和第二延迟信号Delay2，所述第六非门U8的输出端输出所述第二控制信号Ctrl2。

具体地，所述第三逻辑单元可以包括：第二与非门U9、第七非门U10和第三与非门U11。

其中，所述第二与非门U9接收所述第一控制信号Ctrl1和第一PWM信号PWM1；所述第七非门U10接收所述第二控制信号Ctrl2；所述第三与非门U11的第一输入端耦接所述第二与非门U9的输出端，所述第三与非门U11的第二输入端耦接所述第七非门U10的输出端，所述第三与非门U11的输出端输出所述第五控制信号Ctrl5。

具体地，所述第四逻辑单元可以包括：按顺序级联的第二或非门U12、第八非门U13、第九非门U14和第十非门U15，所述第二或非门U12接收所述第五控制信号Ctrl5和所述第四控制信号Ctrl4，所述第十非门U15的输出端输出所述第三控制信号Ctrl3。

具体地，所述第五逻辑单元包括：按顺序级联的第四与非门U16、第十一非门U17、第十二非门U18和第十三非门U19，所述第四与非门U16接收所述第五控制信号Ctrl5和所述第三控制信号Ctrl3，所述第十三非门U19的输出端输出所述第四控制信号Ctrl4。

进一步地，所述逻辑控制单元还可以包括：级联的第一施密特触发器U20和第十四非门U21，以及级联的第二施密特触发器U22和第十五非门U23。

所述级联的第一施密特触发器U20和第十四非门U21适于对所述第三控制信号Ctrl3提供所述第一延迟，其中，所述第一施密特触发器U20的输入端接收所述第三控制信号Ctrl3，所述第十四非门U21的输出端输出所述第一延迟信号Delay1。

所述级联的第二施密特触发器U22和第十五非门U23适于对所述第四控制信号Ctrl4提供所述第二延迟，其中，所述第二施密特触发器U22的输入端接收所述第四控制信号Ctrl4，所述第十五非门U23的输出端输出所述第二延迟信号Delay2。

在具体实施中，所述第一或非门U1、第一非门U2、第二非门U3和第三非门U4的尺寸可以以5～10倍逐级增大，以符合合理的延时时序，因此，所述第三非门U4能够足以驱动大尺寸的第一主开关管P1；所述第一与非门U5、第四非门U6、第五非门U7和第六非门U8的驱动尺寸也可以以5～10倍逐级增大，所述第六非门U8能够足以驱动大尺寸的第二主开关管N1；所述第二或非门U12、第八非门U13、第九非门U14和第十非门U15的驱动尺寸通常以5～10倍逐级增大，以符合既定的延时时序，所述第十非门U15能够驱动第一弱开关管P2和第四弱开关管N3；所述按顺序级联的第四与非门U16、第十一非门、第十二非门U18和第十三非门U19的驱动尺寸通常以5～10倍逐级增大，所述第十三非门U19能够驱动第三弱开关管N2和第二弱开关管P3。

结合图4和图7所示，以所述第一PWM信号PWM1由高电平变化为低电平为例，所述开关控制电路按顺序历经“第二主开关管N1快速关断”、“第三弱开关管N2关断，第二弱开关管P3导通”、“第四弱开关管N3关断，第一弱开关管P2导通”和“第一主开关管P1快速导通”几个过程。以下用0表示低电平，用1表示高电平。

第二主开关管N1快速关断：所述第一PWM信号PWM1由1变化为0时，第一与非门U5的输出端从0到1，经过第四非门U6、第五非门U7和第六非门U8，第六非门U8输出从1到0，将第二主开关管N1关断。因为U8的驱动能力很强，第二主开关管N1会被快速关断。

第三弱开关管N2关断，第二弱开关管P3导通：第六非门U8输出从1到0，从而第七非门U10输出从0到1；第二与非门U9的输出从0到1；第二与非门U9和第七非门U10的输出均从0到1，使得第三与非门U11的输出从1到0，从而第四与非门U16的输出从0到1，经过第十一非门U17、第十二非门U18和第十三非门U19，第十三非门U19的输出从1到0，将第三弱开关管N2关断，第二弱开关管P3导通；由于第十三非门U19的输出阻抗比较大，因此第三弱开关管N2关断和第二弱开关管P3导通的过程相对会慢一些。第三弱开关管N2和第二弱开关管P3会有一定的电流穿通，但由于第三弱开关管N2和第二弱开关管P3本身的导通阻抗均比较大，电流穿通电流很小，时间比较短，功率损耗非常有限。

第四弱开关管N3关断，第一弱开关管P2导通：第十三非门U19的输出从1到0，第三与非门U11的输出之前已从1到0，从而第二或非门U12的输出从0到1，经过第八非门U13、第九非门U14和第十非门U15，第十非门U15的输出从1到0，将第四弱开关管N3关断，第一弱开关管P2导通；同样地，由于第十非门U15的输出阻抗比较大，因此第四弱开关管N3关断和第一弱开关管P2导通的过程相对会慢一些。第四弱开关管N3和第一弱开关管P2会有一定的电流穿通，但由于第四弱开关管N3和第一弱开关管P2本身的导通阻抗均比较大，电流穿通电流很小，时间比较短，功率损耗非常有限。

其中，“第四弱开关管N3关断-第一弱开关管P2导通”相对“第三弱开关管N2关断-第二弱开关管P3导通”两个过程之间会经过第二或非门U12、第八非门U13、第九非门U14和第十非门U15的延时链，这个延时本身会比较小，因此“第四弱开关管N3关断-第一弱开关管P2导通”和“第三弱开关管N2关断-第二弱开关管P3导通”两个过程会存在一定的交叠时间。

第一主开关管P1快速导通：所述第一PWM信号PWM1由1变化为0时，第十三非门U19和第十非门U15的输出依次从1到0，从而第一或非门U1的输出从0到1，经过第一非门U2、第二非门U3和第三非门U4，第三非门U4的输出从1到0，将第一主开关管P1导通。由于第三非门U4的驱动能力很强，第一主开关管P1会被快速导通。

需要说明的是，所述逻辑控制电路的具体结构不限定于以上图7所示出的结构。本领域技术人员应当了解的是，在数字电路设计中，可以根据确定的输入与输出的数字逻辑需求设计出多种逻辑控制电路。本实施例不再一一赘述。

图8是本发明实施例开关电源的一种电路图。

参照图8所示，本发明实施例还公开一种开关电源400，所述开关电源400可以包括所述开关控制电路200、电感L和电容Cout。

其中，所述电感L耦接于所述开关节点SW与所述开关电源400的第一输入端之间。所述电容Cout耦接于所述第一电源节点PWR1和第二电源节点PWR2之间，所述第二电源节点PWR2耦接所述开关电源400的第二输入端，此时，所述开关电源400形成Boost电路。

然而，所述开关电源400并不限于Boost电路，所述开关电源400还可以通过调节所述电感和电容的连接方式以实现不同的电路架构，例如Buck电路或者Buck-Boost电路。

所述开关电源400的更多信息请参照以上实施例的详细描述，此处不再赘述。

需要说明的是，本文中的“高电平”指的是可被识别为数字信号“1”的电平范围，“低电平”指的是可被识别为数字信号“0”的电平范围，二者是相对的概念，其具体电平范围并不做具体限制。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种开关控制电路，其特征在于，包括：

导通阻抗依次增大的第一主开关管、第一弱开关管和第二弱开关管；

导通阻抗依次增大的第二主开关管、第三弱开关管和第四弱开关管，其中，所述第一主开关管、第一弱开关管和第二弱开关管的第一端均耦接开关节点，所述第一主开关管、第一弱开关管和第二弱开关管的第二端均耦接第一电源节点；所述第二主开关管、第三弱开关管和第四弱开关管的第一端均耦接所述开关节点，所述第二主开关管、第三弱开关管和第四弱开关管的第二端均耦接第二电源节点；

逻辑控制电路，响应于第一PWM信号，适于生成第一控制信号并传输至所述第一主开关管的控制端，生成第二控制信号并传输至所述第二主开关管的控制端，生成第三控制信号并传输至所述第一弱开关管和第四弱开关管的控制端，生成第四控制信号并传输至所述第二弱开关管和第三弱开关管的控制端；

其中，当所述第一PWM信号由第二逻辑电平切换为第一逻辑电平时，所述第二控制信号控制所述第二主开关管关断，而后所述第四控制信号控制所述第三弱开关管关断并控制所述第二弱开关管导通，所述第三控制信号控制所述第四弱开关管关断并控制所述第一弱开关管导通，而后所述第一控制信号控制所述第一主开关管导通；

当所述第一PWM信号由所述第一逻辑电平切换为所述第二逻辑电平时，所述第一控制信号控制所述第一主开关管关断，而后所述第三控制信号控制所述第一弱开关管关断并控制所述第四弱开关管导通，所述第四控制信号控制所述第二弱开关管关断并控制所述第三弱开关管导通，而后所述第二控制信号控制所述第二主开关管导通；

当所述第一PWM信号由所述第二逻辑电平切换为所述第一逻辑电平时，所述第四控制信号控制所述第三弱开关管关断并控制所述第二弱开关管导通的过程，与所述第三控制信号控制所述第四弱开关管关断并控制所述第一弱开关管导通的过程在时间上具有交叠；

当所述第一PWM信号由所述第一逻辑电平切换为所述第二逻辑电平时，所述第三控制信号控制所述第一弱开关管关断并控制所述第四弱开关管导通的过程，与所述第四控制信号控制所述第二弱开关管关断并控制所述第三弱开关管导通的过程在时间上具有交叠。

2.根据权利要求1所述的开关控制电路，其特征在于，所述逻辑控制电路包括：第一逻辑单元，适于根据所述第一PWM信号、第一延迟信号和第二延迟信号得到所述第一控制信号，其中，所述第一延迟信号相比于所述第三控制信号具有第一延迟，所述第二延迟信号相比于所述第四控制信号具有第二延迟；

第二逻辑单元，适于根据所述第一PWM信号、第一延迟信号和第二延迟信号得到所述第二控制信号；

第三逻辑单元，适于根据所述第一控制信号、第二控制信号和第一PWM信号得到第五控制信号；

第四逻辑单元，适于根据所述第五控制信号和所述第四控制信号得到所述第三控制信号；

第五逻辑单元，适于根据所述第五控制信号和所述第三控制信号得到所述第四控制信号。

3.根据权利要求2所述的开关控制电路，其特征在于，所述第一逻辑单元包括：按顺序级联的第一或非门、第一非门、第二非门和第三非门，所述第一或非门接收所述第一PWM信号、第一延迟信号和第二延迟信号，所述第三非门的输出端输出所述第一控制信号。

4.根据权利要求3所述的开关控制电路，其特征在于，所述第二逻辑单元包括：按顺序级联的第一与非门、第四非门、第五非门和第六非门，所述第一与非门接收所述第一PWM信号、第一延迟信号和第二延迟信号，所述第六非门的输出端输出所述第二控制信号。

5.根据权利要求4所述的开关控制电路，其特征在于，所述第三逻辑单元包括：第二与非门，接收所述第一控制信号和第一PWM信号；

第七非门，接收所述第二控制信号；

第三与非门，其第一输入端耦接所述第二与非门的输出端，其第二输入端耦接所述第七非门的输出端，其输出端输出所述第五控制信号。

6.根据权利要求5所述的开关控制电路，其特征在于，所述第四逻辑单元包括：按顺序级联的第二或非门、第八非门、第九非门和第十非门，所述第二或非门接收所述第五控制信号和所述第四控制信号，所述第十非门的输出端输出所述第三控制信号。

7.根据权利要求6所述的开关控制电路，其特征在于，所述第五逻辑单元包括：按顺序级联的第四与非门、第十一非门、第十二非门和第十三非门，所述第四与非门接收所述第五控制信号和所述第三控制信号，所述第十三非门的输出端输出所述第四控制信号。

8.根据权利要求2所述的开关控制电路，其特征在于，所述逻辑控制单元还包括：

级联的第一施密特触发器和第十四非门，适于对所述第三控制信号提供所述第一延迟，其中，所述第一施密特触发器的输入端接收所述第三控制信号，所述第十四非门的输出端输出所述第一延迟信号；

级联的第二施密特触发器和第十五非门，适于对所述第四控制信号提供所述第二延迟，其中，所述第二施密特触发器的输入端接收所述第四控制信号，所述第十五非门的输出端输出所述第二延迟信号。

9.根据权利要求1至8任一项所述的开关控制电路，其特征在于，

所述第一主开关管、第一弱开关管和第二弱开关均为PMOS管，各自的第一端为PMOS管的漏极，各自的第二端为PMOS管的源极，各自的控制端为PMOS管的栅极；

所述第二主开关管、第三弱开关管和第四弱开关均为NMOS管，各自的第一端为NMOS管的漏极，各自的第二端为NMOS管的源极，各自的控制端为NMOS管的栅极。

10.一种开关电源，其特征在于，包括：

权利要求1至9任一项所述的开关控制电路；

电感，耦接于所述开关节点与所述开关电源的第一输入端之间；

电容，耦接于所述第一电源节点和第二电源节点之间，所述第二电源节点耦接所述开关电源的第二输入端。