CN106383790A - 一种总线管理单元及高安全系统级芯片 - Google Patents
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Abstract
本发明涉及一种总线管理单元及高安全系统级芯片，该总线管理单元包括：存储访问控制模块、存储加解密模块、加解扰模块、校验模块，所述存储访问控制模块用于对系统级芯片的存储器和寄存器的访问权限进行控制；所述存储加解密模块用于对所述存储器的地址和数据进行加/解密操作；所述加解扰模块用于对总线数据进行极性反转和总线数据填充；所述校验模块用于对存储器写数据和/或存储器读数据进行校验，并根据校验结果进行相应处理。
Description
技术领域
本发明涉及芯片技术领域，尤其涉及一种总线管理单元及高安全系统级芯片。
背景技术
芯片的安全技术是一项针对商业用户的数据防护技术，其主要作用是对存储在芯片里的数据进行高可靠性的加密处理，使这些数据很难被非法窃取。现如今，所有芯片设计，凡是涉及到敏感数据存储，都需要进行防护，通过对数据进行加/解密处理以实现对数据进行完整性、防篡改和防抵赖等安全相关进行验证。
在系统级芯片(SOC，System on Chip)中，一般通过存储管理单元(MMU，MemoryManagement Unit)实现对芯片的安全防护，其主要完成的功能如下：1)程序存储器、外部数据存储器和内部数据存储器映射；2)程序存储器和外部数据存储器权限管理；3)程序存储器、外部数据存储器和内部数据存储器的地址扰乱和数据加密。
其中前两点属于MMU的基本功能，在安全等级较高的芯片中，为了抵抗外来设备对芯片存储器中核心敏感数据的攻击窃取，MMU需要对数据防护，这种防护主要通过对存储数据进行数据加密及对存储地址进行扰乱实现。
图1示出现有技术常用的数据加密的示意图，图2示出了现有技术常用的地址扰乱的示意图。如图1所示，对存储数据加密，即芯片在接收到外部数据并处理完毕后，需要先通过加密模块加密才能存储到相应的存储器中，读出时则需要先经过解密模块解密之后才能被CPU使用。
如图2所示，对存储数据地址进行扰乱，即通过一个线性的逻辑映射把CPU要访问的存储器地址变换成不连续及混乱的地址，这样就可以使攻击者不能分辨和分析程序是在顺序执行或跳转执行，也就不能根据地址来猜测数据类型。而CPU在读取这些数据的时候，通过一个线性的逆变换就可以得到真正的数据。这种变换和逆变换是由硬件电路完成的，因此对CPU是透明的，所以对软件的开发是没有影响的。但是这种扰乱仅仅是简单的与/或关系，即对编程地址bit位用固定的数据位进行异或扰乱。
随着攻击技术的发展，诸如物理攻击、扰乱攻击、侧信道攻击的各种芯片攻击手段不断增加，攻击能力也不断加强，不仅能定位芯片中具有大片区域特征的存储器，也能对总线上正在传输的数据进行窃取。在现有技术中，仅仅针对处理过的数据进行加密存储已经不能很好地实现芯片数据的防护。
图3示出了现有技术中系统级芯片结构及安全数据流通路示意图，如图3所示，在现有技术的SOC安全数据流通路中，外部数据通过通信接口进入芯片，经CPU处理后，将关键数据先送到加密模块进行加密处理，再存储到相应的存储器中。在这个过程中，数据仅在通路3中有加密防护，而在通路1及通路2中则是明文，其中通路1对芯片外界来说是透明的，而通路2却是经CPU处理过的关键敏感数据，这对芯片的安全来说是一个重大的缺陷。注意，这里的加密模块一般指专属加解密模块，如DES/3DES、SM1、SM2、RSA等公知加解密算法等。
此外，在现有技术的SOC架构中，存储在程序存储器ROM中的数据也是明文，CPU执行程序时从ROM中取到的指令在总线中也是明文传输，这对芯片的安全来说又是一个隐患。而且，对存储地址仅仅是用固定数据进行异或扰乱，相对于地址加密来说其安全性较低，且存储地址扰乱仅仅发生在关键数据的外部数据存储器(如EEPROM)的存储过程中，对程序存储器(如ROM)及内部数据存储器(如RAM)的存储过程中则未实现地址扰乱，而对于片内的其它功能单元也未实现数据的防护。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
技术问题
有鉴于此，本发明要解决的技术问题是，如何提供一种能够实现系统级芯片高安全性数据通信的方法。
解决方案
为解决以上技术问题，本发明在第一方面提供一种总线管理单元，包括：存储访问控制模块、存储加解密模块、加解扰模块、校验模块，所述存储访问控制模块用于对系统级芯片的存储器和寄存器的访问权限进行控制；所述存储加解密模块用于对所述存储器的地址和数据进行加/解密操作；所述加解扰模块用于对总线数据进行极性反转和总线数据填充；所述校验模块用于对存储器写数据和/或存储器读数据进行校验，并根据校验结果进行相应处理。
在一种可能的实现方式中，所述对系统级芯片的存储器和寄存器的访问权限进行控制包括：当所述存储访问控制模块检测到总线上发生违反访问权限的操作时，置起访问权限无效指示信号并通知总线管理单元；所述总线管理单元对所述违反访问权限的操作进行屏蔽处理，并向系统级芯片的中央处理器返回错误响应信号。
在一种可能的实现方式中，所述对所述存储器的地址和数据进行加/解密操作包括：所述存储加解密模块对存储器的地址进行加密操作、对存储器写数据进行加密操作和/或对存储器读数据进行解密操作。
在一种可能的实现方式中，对总线数据进行极性反转和总线数据填充包括：所述加解扰模块根据中央处理器写数据极性加扰指示信号hwpol_cpu输入对中央处理器发送到从站的总线写数据进行解扰操作：当hwpol_cpu为1时，总线写数据按位取反，当hwpol_cpu为0时，总线写数据保持不变；所述加解扰模块根据中央处理器读数据极性加扰指示信号hrpol_cpu的输入对发送到中央处理器的总线读数据进行加扰操作：当hrpol_cpu为1时，从站读数据按位取反，当hrpol_cpu为0时，从站读数据保持不变；所述加解扰模块对无效总线写操作的写数据总线和无效总线读操作的读数据总线进行随机填充，填充数据由32-bit随机数输入经过置换/异或操作处理后得到。
在一种可能的实现方式中，所述对存储器写数据和/或存储器读数据进行校验，并根据校验结果进行相应处理包括：所述校验模块计算存储器写数据的循环冗余检验位或奇偶校验位，并将所述循环冗余检验位或奇偶校验位与所述存储器写数据一起送入存储器中存储；所述校验模块计算存储器读数据的循环冗余检验位或奇偶校验位，并与从存储器内部读出的校验位进行比对，如果相同表示数据未被更改或失效，读操作正常进行，如果不同则向所述中央处理器返回错误响应信号。
为解决以上技术问题，本发明在第二方面提供一种高安全系统级芯片，包括：中央处理器、通信接口、加解密模块、存储器，所述中央处理器包含上述任意一种可能的实现方式中所述的总线管理单元，所述通信接口、专属加解密模块分别包括模块加解密组件，所述模块加解密组件与所述总线管理单元的加解密模块采用相同的加密算法。
在一种可能的实现方式中，所述通信接口接收外部数据，通过自身的模块加解密组件对所述外部数据进行加密并将加密后的外部数据发送到中央处理器；所述中央处理器通过自身的总线管理单元对所述加密后的外部数据进行解密，并对解密后的外部数据进行处理；所述总线管理单元对处理后的外部数据进行加密并将加密后的处理数据发送到所述专属加解密模块；所述专属加解密模块对所述加密后的处理数据再次进行加密并存储到相应的存储器中。
在一种可能的实现方式中，所述中央处理器通过所述总线管理单元对输出到从站的地址总线进行加密；所述从站的模块加解密组件对加密的地址总线进行解密，所述从站的存储器以地址加密的方式存储所述加密的地址总线。
在一种可能的实现方式中，采用加密算法将数据加密及地址加密后存储于所述存储器中。
在一种可能的实现方式中，当所述中央处理器读写访问所述从站的寄存器或寄存器堆的地址超出权限时或者所述中央处理器读写访问所述从站的数据出现检验错误时，读写数据以随机数的方式在总线上填充，填充数据由32-bit随机数输入经过简单的置换/异或操作处理后得到。
在一种可能的实现方式中，未与所述中央处理器进行读写访问的从站的读写数据以随机数的方式在总线上填充，填充数据由32-bit随机数输入经过简单的置换/异或操作处理后得到。
有益效果
本发明实施例提供的总线管理单元及高安全系统级芯片，采用全通路数据加密方法，对进出处理器、存储器、加解密算法协处理器和功能单元的所有数据都进行加密，数据在总线上的传输也采用密文传输，而现有技术中只有经过算法协处理器的加密后数据才以密文形式传输。对于总线上无效的写/读操作，总线管理单元BMU会对写数据总线和读数据总线进行随机填充，这能极大地提高数据防护能力，尤其是能很好地抵抗侧信道攻击，而现有技术中则没有该种防护。针对数据的防护，采用了诸如私有算法加解密，极性反转，数据填充，CRC/ECC/奇偶校验，和加解密算法协处理器模块加解密等多种手段，多种手段的有效叠加能有效保障数据的安全，数据防护能力要远远高于现有技术。
根据下面参考附图对示例性实施例的详细说明，本发明的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本发明的示例性实施例、特征和方面，并且用于解释本发明的原理。
图1示出现有技术的数据加密的示意图；
图2示出现有技术的地址扰乱的示意图；
图3示出现有技术中系统级芯片结构及安全数据流通路示意图；
图4示出本发明实施例提供的总线管理单元的结构示意图；
图5示出本发明实施例提供的高安全系统级芯片的结构示意图；
图6示出本发明实施例的高安全系统级芯片的总线数据通路中的读写数据随机填充的示意图；
图7示出本发明实施例中总线数据通路的多路选择器的结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件未作详细描述，以便于凸显本发明的主旨。
本发明提出的一种高安全系统级芯片能够采用高安全全通路数据及地址加密技术，即让数据从通信接口进入芯片后，在整个数据流通路上都是以密文的方式传输，当中央处理器CPU访问所有从站(从站是指在基本方式链路控制中，一种由主站选择用以接收数据的数据站)slave时，其数据及地址在总线中都是以密文传输，且所有片内存储器中的数据都是以地址加密(非地址扰乱)及数据加密的方式存储，从而提高了芯片的安全性。
同时，针对总线数据通路，提出了一种总线数据填充技术，对无效的总线写/读操作，写数据总线、读数据总线采用随机数进行随机填充，通过引入幅值噪声水平以干扰芯片工作时泄露的功耗信息，提高了芯片的侧信道抗攻击能力。而且，针对数据的防护，本发明采用了诸如私有算法加解密、极性反转、数据填充、CRC/ECC/奇偶校验和加解密算法协处理器模块加解密等多种手段，多种手段的有效叠加能有效保障数据的安全。通过以上机制，大大提高了芯片的安全性。ECC是“Error Correcting Code”的简写，中文名称是“错误检查和纠正”，ECC是一种能够实现“错误检查和纠正”的技术。
实施例1
图4示出本发明实施例提供的总线管理单元的结构示意图，该总线管理单元适用于系统级芯片中。如图4所示，总线管理单元(BMU，bus manage unit)主要包括：存储访问控制模块MAC(memory access control)、存储加解密模块MED(memory encryptdecrypt)、加解扰模块DIS(Disturb)、校验模块等子功能模块。
1、存储访问控制模块MAC
MAC用于对芯片的存储器和寄存器的访问权限进行控制，具体包括：当MAC检测到总线上发生违反访问权限的操作时，将置起访问权限无效指示信号acc_invld信号并通知BMU，BMU会对当前违反访问权限的操作进行屏蔽处理，并返回错误响应信号ERR response通知给芯片的中央处理器CPU。
2、存储加解密模块MED
MED使用私有算法对存储器地址和数据进行加/解密操作，具体包括：1)对存储器的地址进行加密操作；2)对存储器写数据进行加密操作；3)对存储器读数据进行解密操作。
存储器包括：程序存储器(如ROM，Read-Only Memory)、内部数据存储器(如RAM，random access memory)和外部数据存储器(如EEPROM，Electrically ErasableProgrammable Read-Only Memory)。
根据不同的芯片及应用，私有算法的实现方式也不尽相同。对于地址加密，需要保证加密后的地址不能超出该存储器的最大有效存储地址。对于不同的存储器，其地址及数据的加密密钥也不尽相同。
3、加解扰模块DIS
DIS主要用于对总线数据进行极性反转(即数据位0/1反转)和总线数据填充。
针对带极性反转的CPU(例如ARM SC000)，其接口会有数据极性指示信号，这样在CPU内部，数据处理时其安全性会大大提升。对于BMU来说，依据中央处理器CPU写数据极性加扰指示信号hwpol_cpu输入，DIS对CPU送往从站slave的总线写数据进行解扰(极性反转)操作，具体包括：当hwpol_cpu为1时，总线写数据按位取反；当hwpol_cpu为0时，写数据保持不变。依据中央处理器CPU读数据极性加扰指示信号hrpol_cpu输入，DIS对slave送往CPU的总线读数据进行加扰(极性反转)操作，具体包括：当hrpol_cpu为1时，slave读数据按位取反；当hrpol_cpu为0时，slave读数据保持不变。
针对无效的总线写/读操作，DIS对总线写数据和总线读数据进行随机填充。填充数据由32-bit随机数输入经过简单的置换/异或操作处理后得到，每次AHB(Advanced HighPerformance Bus，高级高性能总线，一种总线接口)总线上出现写操作时填充数据会更新，更新数据则取自于随机数模块新产生的随机数。
32-bit随机数总线填充数据置换/异或操作见表1，表1仅作为示例，执行异或操作的两个数据是随机产生的。
表1
4、校验模块
校验模块用于对存储器写数据和/或存储器读数据进行校验，并根据校验结果进行相应处理，校验模块可以为CRC/Parity校验模块。
CRC(Cyclic Redundancy Check，循环冗余校验)是一种根据网络数据包或电脑文件等数据产生简短固定位数校验码的一种散列函数，主要用来检测或校验数据传输或者保存后可能出现的错误，它是利用除法及余数的原理来作错误侦测的。
Parity(奇偶校验位)，在数据存储和传输中，字节中额外增加一个比特位，用来检验错误。它常常是从两个或更多的原始数据中产生一个冗余数据，冗余数据可以从一个原始数据中进行重建。不过，奇偶校验数据并不是对原始数据的完全复制。
针对存储器memory写数据，计算CRC或Parity校验位，并同数据一起送入memory中存储；针对存储器memory读数据，计算CRC或Parity校验位，并与从存储器内部读出的校验位(该校验位与数据一并存储于存储阵列中)进行比对，如果相同则表示数据未被更改或失效，读操作正常进行，如果不同则产生错误响应ERR response并通知CPU。
本发明中存储器RAM采用每字节(Byte)数据进行1-bit Parity校验位计算，这样设计是便于RAM可以按字节操作，ROM采用每字(Word)数据进行4-bit CRC校验位计算，而EEPROM采用每字(Word)数据进行6-bit ECC校验位计算。
本发明实施例的总线管理单元，采用全通路数据加密方法，对所有数据都进行加密，数据在总线上的传输也采用密文传输，而现有技术中只有经过算法协处理器的加密后数据才以密文形式传输。对于总线上无效的写/读操作，会对总线写数据和总线读数据进行随机填充，极大地提高了数据防护能力，尤其是能很好地抵抗侧信道攻击，而现有技术中则没有该种防护。
实施例2
图5示出本发明实施例提供的高安全系统级芯片的结构示意图，如图5所示，本发明实施例提出的高安全系统级芯片，包括：中央处理器CPU、通信接口、加解密模块、存储器，所述中央处理器包含实施例1所述的总线管理单元，所述通信接口、专属加解密模块分别包括模块加解密组件，所述模块加解密组件与所述总线管理单元的加解密模块采用相同的加密算法。其中，在外部的从站slave的功能单元中也包含模块加解密组件。
本发明实施例的高安全系统级芯片在工作时，通信接口接收外部数据，外部数据被通信接口模块送到芯片总线之前，首先会经过通信接口中的模块加解密组件(ModuleEncryption Decryption)对该外部数据进行加密，该模块加解密组件可以由特定的私有算法实现。在将加密后的外部数据送入CPU之前，会经过总线管理单元BMU中相应的私有算法进行数据解密，这样CPU处理的数据就是明文。
CPU对数据处理完毕得到的关键数据经BMU中私有算法进行加密后，再送往专属的加解密模块(如DES/3DES、SM1、SM2、RSA等)进行数据加密，最后将其存储到相应的存储器中。这样，在整个数据通路1、2、3过程中，数据都是密文传输。同理，该通路中CPU输出到从站slave的地址总线也会经BMU中的MED进行加密，然后在slave端的功能单元被MED解密，而对slave端的存储器则直接以地址加密的方式存储，进而大大提高了芯片数据的安全性。
同时，在该高安全系统级芯片中，存储在程序存储器ROM中的数据也是密文。同时，该程序存储器中的加密数据也是以地址加密的方式进行存储，即在芯片程序掩膜时，就以一定的加密算法将程序数据加密及地址加密后存储于ROM中，这样指令在总线中也是密文方式传输，经BMU解密后再送给CPU执行。这里的BMU解密包括数据的解密及地址的解密，是由BMU中的MED完成的。
而且，在该高安全系统级芯片中，存储数据加密及地址加密的机制会应用在所有的存储器中，包括程序存储器、外部数据存储器和内部数据存储器。对于slave的功能单元中寄存器及寄存器堆的访问，其访问地址及数据经过MED的加解密后在总线中也是以密文的方式传输。
图6示出了本发明实施例的高安全系统级芯片的总线数据通路中的读写数据随机填充的示意图，图7示出了本发明实施例中总线数据通路的多路选择器的结构示意图，对于CPU读总线上某一slave时，当读权限正确并且读出的数据校验判定正确时，经多路选择器选择，总线上返回相应读出数据，当未选中或读取数据校验出错时，经多路选择器选择，总线上返回随机填充数据。同理，对于CPU写总线上某一slave时，当写权限正确时(此时只是添加上了校验位，不进行校验位对错判定)，经多路选择器选择，总线上slave写入数据即为CPU待写入数据，否则为随机填充数据。
针对总线数据通路，CPU在选中某一slave时，这里假设选中图5中功能单元1，如可以是DSP(Digital Signal Processing，数字信号处理器)模块，会通过BMU向其发起读写访问动作。当CPU读数据时，功能单元1会将数据经slave端的MED加密后传给BMU；当CPU写数据时，BMU会将CPU处理完的数据经BMU中的MED加密后传给功能单元1；这个过程中，功能单元1的读写数据会以密文方式在总线中传输。但如果CPU访问功能单元1的寄存器或寄存器堆的地址超出权限时(cs_abort＝1)，读写数据会以随机数的方式在总线上填充，或者CPU读写访问功能单元1的数据出现检验错误时(data_crc_err|data_ecc_err|data_par_err＝1)，也会以随机数的方式在总线上填充。
与此同时，对于未选中的其他存储单元如通信接口和功能单元2等，其读写数据也会以随机数的方式在总线上填充。这里的填充数据由32-bit随机数输入经过简单的置换/异或操作处理后得到。每次总线上出现写操作时填充数据会更新，更新数据则取自于随机数模块新产生的随机数。
本发明实施例提供的高安全系统级芯片，采用全通路数据加密方法，对进出处理器、存储器、加解密算法协处理器和功能单元的所有数据都进行加密，数据在总线上的传输也采用密文传输，而现有技术中只有经过算法协处理器的加密后数据才以密文形式传输。对于总线上无效的写/读操作，总线管理单元BMU会对写数据总线和读数据总线进行随机填充，这能极大地提高数据防护能力，尤其是能很好地抵抗侧信道攻击，而现有技术中则没有该种防护。针对数据的防护，采用了诸如私有算法加解密，极性反转，数据填充，CRC/ECC/奇偶校验，和加解密算法协处理器模块加解密等多种手段，多种手段的有效叠加能有效保障数据的安全，数据防护能力要远远高于现有技术。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
Claims (11)
1.一种总线管理单元，其特征在于，包括：
存储访问控制模块、存储加解密模块、加解扰模块、校验模块，所述存储访问控制模块用于对系统级芯片的存储器和寄存器的访问权限进行控制；
所述存储加解密模块用于对所述存储器的地址和数据进行加/解密操作；
所述加解扰模块用于对总线数据进行极性反转和总线数据填充；
所述校验模块用于对存储器写数据和/或存储器读数据进行校验，并根据校验结果进行相应处理。
2.根据权利要求1所述的总线管理单元，其特征在于，所述对系统级芯片的存储器和寄存器的访问权限进行控制包括：
当所述存储访问控制模块检测到总线上发生违反访问权限的操作时，置起访问权限无效指示信号并通知总线管理单元；
所述总线管理单元对所述违反访问权限的操作进行屏蔽处理，并向系统级芯片的中央处理器返回错误响应信号。
3.根据权利要求1所述的总线管理单元，其特征在于，所述对所述存储器的地址和数据进行加/解密操作包括：
所述存储加解密模块对存储器的地址进行加密操作、对存储器写数据进行加密操作和/或对存储器读数据进行解密操作。
4.根据权利要求1所述的总线管理单元，其特征在于，对总线数据进行极性反转和总线数据填充包括：
所述加解扰模块根据中央处理器写数据极性加扰指示信号hwpol_cpu的输入对中央处理器发送到从站的总线写数据进行解扰操作：当hwpol_cpu为1时，总线写数据按位取反，当hwpol_cpu为0时，总线写数据保持不变；
所述加解扰模块根据中央处理器读数据极性加扰指示信号hrpol_cpu的输入对发送到中央处理器的总线读数据进行加扰操作：当hrpol_cpu为1时，从站读数据按位取反，当hrpol_cpu为0时，从站读数据保持不变；
所述加解扰模块对无效总线写操作的写数据总线和无效总线读操作的读数据总线进行随机填充，填充数据由32-bit随机数输入经过置换/异或操作处理后得到。
5.根据权利要求1所述的总线管理单元，其特征在于，所述对存储器写数据和/或存储器读数据进行校验，并根据校验结果进行相应处理包括：
所述校验模块计算存储器写数据的循环冗余检验位或奇偶校验位，并将所述循环冗余检验位或奇偶校验位与所述存储器写数据一起送入存储器中存储；
所述校验模块计算存储器读数据的循环冗余检验位或奇偶校验位，并与从存储器内部读出的校验位进行比对，如果相同表示数据未被更改或未失效，读操作正常进行，如果不同则向所述中央处理器返回错误响应信号。
6.一种高安全系统级芯片，包括：中央处理器、通信接口、加解密模块、存储器，其特征在于，所述中央处理器包含权利要求1-5任意一项所述的总线管理单元，所述通信接口、专属加解密模块分别包括模块加解密组件，所述模块加解密组件与所述总线管理单元的加解密模块采用相同的加密算法。
7.根据权利要求6所述的高安全系统级芯片，其特征在于，
所述通信接口接收外部数据，通过自身的模块加解密组件对所述外部数据进行加密并将加密后的外部数据发送到中央处理器；
所述中央处理器通过自身的总线管理单元对所述加密后的外部数据进行解密，并对解密后的外部数据进行处理；
所述总线管理单元对处理后的外部数据进行加密并将加密后的处理数据发送到所述专属加解密模块；
所述专属加解密模块对所述加密后的处理数据再次进行加密并存储到相应的存储器中。
8.根据权利要求7所述的高安全系统级芯片，其特征在于，
所述中央处理器通过所述总线管理单元对输出到从站的地址总线进行加密；
所述从站的模块加解密组件对加密的地址总线进行解密，所述从站的存储器以地址加密的方式存储所述加密的地址总线。
9.根据权利要求7所述的高安全系统级芯片，其特征在于，采用加密算法将数据加密及地址加密后存储于所述存储器中。
10.根据权利要求7所述的高安全系统级芯片，其特征在于，当所述中央处理器读写访问所述从站的寄存器或寄存器堆的地址超出权限时或者所述中央处理器读写访问所述从站的数据出现检验错误时，读写数据以随机数的方式在总线上填充，填充数据由32-bit随机数输入经过简单的置换/异或操作处理后得到。
11.根据权利要求7所述的高安全系统级芯片，其特征在于，未与所述中央处理器进行读写访问的从站的读写数据以随机数的方式在总线上填充，填充数据由32-bit随机数输入经过简单的置换/异或操作处理后得到。
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