CN106371046A - 检测合并单元测试仪角差分辨率的装置 - Google Patents

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Abstract

本发明涉及电力系统测试技术领域，尤其是一种检测合并单元测试仪角差分辨率的装置，包括：同步装置、同步模块、AD采样模块、数字调相模块、控制单元和以太网控制器，同步装置向同步模块和合并单元测试仪发送带有IRIG‑B时钟编码的同步脉冲，通过FPGA对同步脉冲进行解码；数字调相模块提前或滞后发送采样脉冲到AD采样模块，AD采样模块接收到采样脉冲后对模拟信号采样，并转化成数字信号；控制单元读取带有时间标志的数字信号，并进行SV报文组包；SV报文通过以太网控制器发送到合并单元测试仪。本发明合并单元测试仪通过比较带有角差的SV报文的数字信号和采集的模拟信号来检测角差分辨率，检测方法简单且检测精度高。

Description

检测合并单元测试仪角差分辨率的装置
技术领域
本发明涉及电力系统测试技术领域，尤其是一种检测合并单元测试仪角差分辨率的装置。
背景技术
合并单元(MU)是电流、电压互感器的接口装置。合并单元在一定程度上实现了过程层数据的共享和数字化，它作为遵循IEC61850标准的数字化变电站间隔层、站控层设备的数据来源，作用十分重要。随着数字化变电站自动化技术的推广和工程建设，对合并单元的功能和性能要求越来越高。
合并单元在智能变电站中是电压电流等互感器与保护、测量、计量以及其他控制设备之间的接口，是为站控层提供采样数据支撑的关键元件。目前国内智能变电站多采用传统电磁式互感器输入的合并单元，即模拟式合并单元，这种合并单元可以实现AD转换以及按照IEC61850-9-2报文格式进行数据处理，并把数据通过光纤传送至其他二次设备。模拟式合并单元主要包含三个部分，互感器输入及AD采样、与保护测量等控制设备的接口以及时钟同步功能。
合并单元内部采样电路存在一定离散性，幅值误差和角度误差都是随机的，需要由合并单元测试仪测试得出。幅值误差为绝对值量，一般较易测得，而角差为相对误差量，较难准确测得。国内有多个合并单元测试仪生产厂家，其产品质量参差不齐，配合不同的角差算法，对测试合并单元角差测试的灵敏度不同。
测试合并单元与测试互感器本质类似，目前国内测试合并单元测试仪角差分辨率方案与测试互感器测试仪角差分辨率方案类似，需要额外的调相器，其方法比较复杂，需要添置额外的测试设备。
如图1所示，模拟源产生电压或电流模拟信号，该模拟信号分别输入至调相器和合并单元测试仪，模拟信号经调相器生成同频率同幅值但有指定相位差的模拟信号并接至标准合并单元，合并单元测试仪和标准合并单元通过同步装置同步采样，合并单元测试仪接收标准合并单元输出的光纤数字报文并解析采样值，并计算测试仪本身采样值与接收到的标准合并单元采样值报文的角差。合并单元测试仪的角差分辨率是指：合并单元测试仪可检测出的测试仪本身采样值与接收到的标准合并单元采样值报文的最小角差。通过调相器逐渐调整采样信号的相位角度，可以确定合并单元测试仪本身的角差分辨率。
发明内容
本发明针对现有技术中测试合并单元测试仪的角差分辨率需要额外增加调相器，方法复杂的问题，而研究设计一种方法简单、测量精度高的检测合并单元测试仪角差分辨率的装置。
一种检测合并单元测试仪角差分辨率的装置，包括三相模拟源、同步装置、合并单元测试仪和标准合并单元，其特征在于，所述标准合并单元包括：
同步模块，所述同步装置向所述同步模块和合并单元测试仪发送带有IRIG-B时钟编码的同步脉冲，所述同步模块通过FPGA对同步脉冲进行解码；
AD采样模块，连接三相模拟源，对所述三相模拟源的模拟信号进行采样，并将模拟信号转化成数字信号；
数字调相模块，接收所述同步模块解析出的秒同步时刻的同步标志，根据用户设置提前或滞后发送采样脉冲到AD采样模块，AD采样模块接收到采样脉冲后对模拟信号采样；
控制单元，读取所述AD采样模块发送的带有时间标志的数字信号，并进行SV报文组包；
以太网控制器，接收控制单元发送的SV报文，并发送SV报文到合并单元测试仪；
所述合并单元测试仪通过比较带有角差的SV报文的数字信号和采集的模拟信号来检测角差，根据合并单元测试仪能够检测出角差时，数字调相模块提前或者滞后发送采样脉冲所导致的角差的大小来判断合并单元测试仪的角差分辨率。
进一步地，所述标准合并单元的主芯片采用双核ARM微处理器和现场可编程门阵列FPGA。
进一步地，所述标准合并单元的主芯片配置有对时模块，其中对时输入采用HFBR-2412，对时输出采用HFBR-1414。
进一步地，所述标准合并单元的主芯片配置有系统程序运行内存，采用美光DDR3RAM。
进一步地，所述标准合并单元的主芯片配置有时钟芯片RTC，RTC采用DS3231。
进一步地，所述标准合并单元的主芯片外接有液晶屏和薄膜开关键盘。
进一步地，所述标准合并单元的主芯片配置有用于SV报文发送的ST光口。
更进一步地，所述数字调相模块和以太网控制器均由现场可编辑门阵列FPGA实现。
相对于现有技术本发明显而易见地具有以下有益效果：
1、标准合并单元与合并单元测试仪对同一个三相模拟源同时采样并将采样值经过处理，采用符合IEC61850-9-2格式的数字化报文，通过以太网控制器发送至合并单元测试仪，由合并单元测试仪计算其本身采样值与数字化采样值的误差，其结果即为合并单元测试仪本身误差；数字调相模块通过现场可编程门阵列FPGA根据用户设置提前或滞后发送采样脉冲，以调节数字信号采样值与合并单元测试仪本身采集的模拟信号之间的角差，合并单元测试仪所能测出的最小角差即为其角差分辨率。不需要增加额外的调相器，测试方法简单且测试精度高。
附图说明
图1是现有技术合并单元测试仪角差分辨率测试示意图；
图2是本发明实施例检测合并单元测试仪角差分辨率的装置的示意图；
图3是本发明实施例硬件示意图。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图2所示，检测合并单元测试仪角差分辨率的装置包括：三相模拟源、同步装置、合并单元测试仪和标准合并单元，标准合并单元包括：同步模块、AD采样模块、数字调相模块、控制单元和以太网控制器。
如图3所示，标准合并单元的硬件部分采用的主芯片为ZYZC020芯片，该芯片包含双核Cortex-A9的ARM核，运行频率可达800MHz，并包含85K逻辑门大容量现场可编程门阵列FP6A。FPAG特有的精确时序控制能力可以将合并单元送过来的数字量都打上时标。
主芯片还配置有作为系统程序运行内存的两片美光的DDR3RAM。
主芯片还配置有用于存储系统程序的16MB QSPI FLASH。、
主芯片还配置有用于存储系统配置参数的8KB FRAM。
主芯片还配置有时钟芯片RTC，采用DS3231，可以保证2ppm的计时误差。
主芯片还外接有640x480真彩TFT液晶屏以及薄膜开关键盘。
主芯片还配置有1个用于SV保温发送的ST光口和一个用于调试的电口。
以太网控制器采用TI的DP83640芯片。
标准合并单元支持光纤对时输入输出功能，对时输入采用HFBR-2412，对时输出采用HFBR-1414；
标准合并单元配置6路高精度AD采样模块，AD芯片采用ADI公司的24位高精度AD芯片AD7767。
现结合图2说明本发明的工作原理和方法：
同步装置向同步模块和合并单元测试仪发送带有IRIG-B时钟编码的同步脉冲，同步模块通过FPGA对同步脉冲进行解码，并在秒同步时刻向数字调相模块发送同步标志，数字调相模块根据用户设置提前或者滞后发送采样脉冲到AD采样模块，AD采样模块接收到采样脉冲后对三相模拟源的模拟信号采样，并将模拟信号转化成数字信号，控制单元读取AD采样模块发出的带有时间标志的数字信号，并进行SV报文组包，以太网控制器接收控制单元发送的SV报文，并发送SV报文到合并单元测试仪。
合并单元测试仪通过比较SV报文的数字信号和采集的模拟信号来检测角差，根据合并单元测试仪能够检测出角差时，数字调相模块提前或者滞后发送采样脉冲的时间的长短可判断合并单元测试仪的角差分辨率大小。测试相角误差时，可以通过调整AD采样模块的采样时刻产生相角偏差，然后通过以太网报文发送带有误差的采样值报文给合并单元测试仪，观察合并单元测试仪显示相角误差。
上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (8)

1.一种检测合并单元测试仪角差分辨率的装置，包括三相模拟源、同步装置、合并单元测试仪和标准合并单元，其特征在于，所述标准合并单元包括：
同步模块，所述同步装置向所述同步模块和合并单元测试仪发送带有IRIG-B时钟编码的同步脉冲，所述同步模块通过FPGA对同步脉冲进行解码；
AD采样模块，连接三相模拟源，对所述三相模拟源的模拟信号进行采样，并将模拟信号转化成数字信号；
数字调相模块，接收所述同步模块解析出的秒同步时刻的同步标志，根据用户设置提前或滞后发送采样脉冲到AD采样模块，AD采样模块接收到采样脉冲后对模拟信号采样；
控制单元，读取所述AD采样模块发送的带有时间标志的数字信号，并进行SV报文组包；
以太网控制器，接收控制单元发送的SV报文，并发送SV报文到合并单元测试仪；
所述合并单元测试仪通过比较带有角差的SV报文的数字信号和采集的模拟信号来检测角差，根据合并单元测试仪能够检测出角差时，数字调相模块提前或者滞后发送采样脉冲所导致的角差的大小来判断合并单元测试仪的角差分辨率。
2.根据权利要求1所述的检测合并单元测试仪角差分辨率的装置，其特征在于，所述标准合并单元的主芯片采用双核ARM微处理器和现场可编程门阵列FPGA。
3.根据权利要求2所述的检测合并单元测试仪角差分辨率的装置，其特征在于，所述标准合并单元的主芯片配置有对时模块，其中对时输入采用HFBR-2412，对时输出采用HFBR-1414。
4.根据权利要求2所述的检测合并单元测试仪角差分辨率的装置，其特征在于，所述标准合并单元的主芯片配置有系统程序运行内存，采用美光DDR3RAM。
5.根据权利要求2所述的检测合并单元测试仪角差分辨率的装置，其特征在于，所述标准合并单元的主芯片配置有时钟芯片RTC，RTC采用DS3231。
6.根据权利要求2所述的检测合并单元测试仪角差分辨率的装置，其特征在于，所述标准合并单元的主芯片外接有液晶屏和薄膜开关键盘。
7.根据权利要求2所述的检测合并单元测试仪角差分辨率的装置，其特征在于，所述标准合并单元的主芯片配置有用于SV报文发送的ST光口。
8.根据权利要求2所述的检测合并单元测试仪角差分辨率的装置，其特征在于，所述数字调相模块和以太网控制器均由现场可编辑门阵列FPGA实现。
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