CN106293786A - 一种fpga配置文件更新方法及设备 - Google Patents

Abstract

本发明提供一种FPGA配置文件更新方法及设备，将功率单元的非易失性存储器分成两个加载区，其中一个加载区存储FPGA出厂配置文件，另一加载区存储FPGA芯片当前运行的FPGA配置文件，当主控制器发送的待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号不同时，将待更新的FPGA配置文件存储于非易失性存储器的第二加载区，可以实现各个功率单元自动更新FPGA配置文件，降低工人劳动强度，节省PFGA配置文件更新时间，更加省时省力，能够为后续设备调试预留更多的时间。

Description

一种FPGA配置文件更新方法及设备

技术领域

本发明涉及大功率电力电子柔性直流输电技术领域，特别是涉及一种FPGA配置文件更新方法及设备。

背景技术

随着大功率电力电子技术的不断发展，基于大功率电力电子的柔性直流输电设备得到了广泛应用。随着柔性直流输电设备的电压等级越来越高，一套柔性直流输电设备的功率单元数量也越来越多。

每个功率单元的控制板上都有FPGA(Field－ProgrammableGate Array，现场可编程门阵列)芯片，功率单元的FLASH(FlashEEPROM Memory，闪存)只有一个分区，FLASH初始写入出厂程序。现场需要更新功率单元的FPGA配置文件时，通常需要工人爬上阀塔，通过手动逐个将待更新的配置文件存储于功率单元的FLASH中，以便FPGA从该FLASH中直接加载，从而实现FPGA配置文件更新。

然而，高电压等级的柔性直流输电设备的功率单元数量较多，以3300V的柔性直流输电设备为例，约有3798个功率单元。若按照传统的方法更新FPGA配置文件，即使多个工人同时处理，完成所有功率单元的FPGA配置文件更新，也需要多个工作日，不但工人工作强度大，而且更新时间过长，影响后续设备调试进度。而且，多个工人分组更新，难免出现遗漏或重复，可靠性很难保证。

因此，亟需一种FPGA配置文件更新方案用以解决上述问题。

发明内容

本发明针对现有技术中存在的上述不足，提供一种FPGA配置文件更新方法及设备，用以解决现有的FPGA配置文件更新费时、费力，可靠性低的问题。

本发明为解决上述技术问题，采用如下技术方案：

本发明提供一种FPGA配置文件更新方法，应用于包括主控制器和功率单元的系统中，功率单元的非易失性存储器包括第一加载区和第二加载区，第一加载区中存储有FPGA出厂配置文件；所述方法包括：

功率单元接收主控制器发送的数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；

功率单元从所述数据报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号；

功率单元将待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号相比较，若二者不同，则从所述数据报文中获取待更新的FPGA配置文件，并将所述待更新的FPGA配置文件存储于非易失性存储器的第二加载区。

本发明还提供一种功率单元，包括FPGA芯片和非易失性存储器，所述非易失性存储器包括第一加载区和第二加载区，第一加载区中存储有FPGA出厂配置文件；所述FPGA芯片包括接收模块和处理模块；所述接收模块用于，接收主控制器发送的数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；

所述处理模块用于，从所述数据报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号；将待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号相比较，当二者不同时，从所述数据报文中获取待更新的FPGA配置文件，并将所述待更新的FPGA配置文件存储于非易失性存储器的第二加载区。

本发明将功率单元的非易失性存储器分成两个加载区，其中一个加载区存储FPGA出厂配置文件，另一加载区存储FPGA芯片当前运行的FPGA配置文件，当主控制器发送的待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号不同时，将待更新的FPGA配置文件存储于非易失性存储器的第二加载区，可以实现各个功率单元自动更新FPGA配置文件，降低工人劳动强度，节省PFGA配置文件更新时间，更加省时省力，能够为后续设备调试预留更多的时间。

本发明还提供一种FPGA配置文件更新方法，应用于包括主控制器和功率单元的系统中，所述方法包括：

主控制器向各个功率单元发送数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；

在向各个功率单元发送数据报文后的第一时长到达时，所述主控制器控制各个功率单元下电并重启；

在控制各个功率单元重启后的第二时长到达时，所述主控制器向各个功率单元发送自检请求报文；

所述主控制器接收各功率单元返回的自检响应报文，并根据各功率单元返回的所述自检响应报文判断各功率单元的FPGA配置文件是否更新成功，若全部功率单元的FPGA配置文件均更新成功，则结束本次FPGA配置文件更新，若至少一个功率单元的FPGA配置文件更新失败，则向各个功率单元重新发送所述数据报文。

本发明还提供一种主控制器，包括发送模块、接收模块和控制模块；

所述控制模块用于，指示所述发送模块向各个功率单元发送数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；在所述发送模块向各个功率单元发送数据报文后的第一时长到达时，控制各个功率单元下电并重启；在控制各个功率单元重启后的第二时长到达时，指示所述发送模块向各个功率单元发送自检请求报文；根据所述接收模块接收到的各功率单元返回的自检响应报文，判断各功率单元的FPGA配置文件是否更新成功，若全部功率单元的FPGA配置文件均更新成功，则结束本次FPGA配置文件更新，若至少一个功率单元的FPGA配置文件更新失败，则指示所述发送模块向各个功率单元重新发送所述数据报文。

本发明向各个功率单元发送待更新的FPGA配置文件，控制各个功率单元重新启动，以使各个功率单元加载待更新的FPGA配置文件，并通过主控制器与各个功率单元之间的自检机制判断各个功率单元是否已成功更新该待更新的FPGA配置文件，若至少一个功率单元未成功更新，则重新发送该待更新的FPGA配置文件，直至全部功率单元均成功更新该待更新的FPGA配置文件，从而提高FPGA配置文件更新的可靠性。

附图说明

图1为本发明的网络架构示意图；

图2为本发明的功率单元的结构示意图；

图3为本发明的主控制器的结构示意图；

图4为本发明实施例提供的FPGA配置文件更新整体流程图；

图5为本发明实施例提供的功率单元存储待更新的FPGA配置文件的流程图；

图6为本发明实施例提供的数据报文的格式示意图；

图7为本发明实施例提供的将多条数据报文组合生成完整的数据报文的流程图，以及进行CRC校验的流程图；

图8为本发明实施例提供的功率单元加载FPGA配置文件的流程图；

图9为本发明实施例提供的主控制器与功率单元之间的自检流程图。

具体实施方式

下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图1，为本发明的网络架构示意图，如图所示，该网络架构包括：主控制器10以及多个功率单元20，主控制器10为柔性直流输电主控制器。如图1所示，功率单元为n个，包括功率单元1、功率单元2、......、功率单元n。主控制器10通过光纤与各功率单元20进行通信。需要说明的是，本发明主要应用于柔性直流输电系统中功率单元的配置文件的自动更新，主控制器10为柔性直流输电系统中的控制器，例如，可以为换流阀主控制器，当然，本领域技术人员可知，控制器10并不限定为换流阀主控制器，也可包括柔性直流输电系统中其他设备的控制器。

参见图2，功率单元20可以包括FPGA芯片201和非易失性存储器202，非易失性存储器202用于存储FPGA配置文件，在本发明实施例中，非易失性存储器以FLASH为例进行说明。FPGA芯片201为逻辑控制器件，能够加载非易失性存储器202中存储的FPGA配置文件，并根据FPGA配置文件控制功率单元的IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)工作。

本发明对功率单元的非易失性存储器202进行了功能划分，具体的，非易失性存储器202可以包括第一加载区2021和第二加载区2022，第一加载区2021中已存储FPGA出厂配置文件，且不支持FPGA配置文件更新(即不可烧写)，第二加载区2022用于存储功率单元的FPGA芯片201运行的FPGA配置文件，且支持FPGA配置文件更新(即可烧写)。需要说明的是，非易失性存储器202在出厂时，第一加载区2021和第二加载区2022中均存储有FPGA出厂配置文件。

FPGA芯片201可以包括接收模块2011和处理模块2022，还可以包括发送模块2013。

参见图3，本发明的主控制器10可以包括发送模块101、接收模块103和控制模块102。

在系统初始化阶段，主控制器内设置以下参数：

1、第一时长t1；第一时长t1是FLASH的第二加载区存储待更新的FPGA配置文件的时长，通常，t1设置为5分钟；

2、第二时长t2，第二时长t2是FPGA芯片在下电并重启后加载第二加载区内存储的待更新的FPGA配置文件的是时长，通常，t2设置为3分钟；

3、待更新的FPGA配置文件的版本号。

为了保证主控制器10与各个功率单元20之间通信畅通，使FPGA配置文件更新能够顺利进行，在FPGA配置文件更新之前，先检测主控制器10与各个功率单元20之间的光纤链路是否正常，即进行链路自检，所述链路自检过程可以包括以下步骤：

步骤100，主控制器10向各个功率单元20发送链路自检请求报文。

具体的，主控制器10上电后，向断路器(图中未绘示)发送启动控制信号，以使断路器控制各个功率单元的电源开启，从而启动n个功率单元20。当n个功率单元20均上电后，主控制器10向各个功率单元20发送链路自检请求报文。

优选的，主控制器10向各个功率单元20广播发送链路自检请求报文。

步骤101，功率单元20向主控制器返回链路自检响应报文。

具体的，功率单元20接收到主控制器10发送的链路自检请求报文后，向主控制器10返回链路自检响应报文。

若主控制器10接收到功率单元20返回的链路自检响应报文，则说明流阀主控制器10与该功率单元20之间的光纤链路的通信正常。若主控制器10接收到n个功率单元20返回的链路自检响应报文，则说明主控制器10与n个功率单元20之间的光纤链路的通信均正常，可以进行FPGA配置文件更新。

以下结合附图4，对本发明的FPGA配置文件更新过程进行详细说明。如图4所示，该FPGA配置文件更新过程包括以下步骤：

步骤401，主控制器向各个功率单元发送待更新的FPGA配置文件。

具体的，主控制器10向各个功率单元20广播发送数据报文，数据报文中携带有待更新的FPGA配置文件。

数据报文的格式后续再作详细说明。

步骤402，各功率单元获取待更新的FPGA配置文件并存储。

具体的，各功率单元20解析该数据报文，获取待更新的FPGA配置文件，并将该待更新的FPGA配置文件存储于本功率单元的非易失性存储器的第二加载区。

功率单元存储待更新的FPGA配置文件的过程后续结合图5再作详细说明。

步骤403，主控制器控制各功率单元下电并重启。

具体的，主控制器10在向各个功率单元发送数据报文后的第一时长t1到达时，向断路器发送重启控制信号，以使断路器控制各个功率单元20的电源重启，从而使各个功率单元20下电并重启。

步骤404，各功率单元加载所述待更新的FPGA配置文件。

具体的，各功率单元20下电并重启后，加载第二加载区内存储的待更新的FPGA配置文件。功率单元20加载待更新的FPGA配置文件的过程后续结合图8再作详细说明。

步骤405-406，主控制器通过与各个功率单元进行自检，判断待更新的FPGA配置文件在各个功率单元中是否均更新成功，若至少一个功率单元更新待更新的FPGA配置文件失败，则执行步骤401，否则，结束FPGA配置文件更新流程。

具体的，主控制器10通过与各个功率单元20的自检机制，判断各功率单元是否成功更新待更新的FPGA配重文件，若至少一个功率单元20更新失败，主控制器10需要重新向各功率单元发送待更新的FPGA配置文件。

以下结合图5，详细说明功率单元存储待更新的FPGA配置文件的过程。如图5所示，功率单元存储待更新的FPGA配置文件的过程包括以下步骤：

步骤501，功率单元接收主控制器发送的数据报文。

具体的，主控制器10向各功率单元20发送的数据报文中携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号。

步骤502，功率单元从数据报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号。

具体的，功率单元10解析该数据报文，获取待更新的FPGA配置文件的版本号。

步骤503，功率单元将所述待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号相比较，若二者不同，则执行步骤504，否则，执行步骤505。

具体的，若待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号不同，说明待更新的FPGA配置文件与FPGA芯片上当前运行的FPGA配置文件不同，因此，功率单元获取待更新的FPGA配置文件并存储(即执行步骤504)；若待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号相同，说明待更新的FPGA配置文件与FPGA芯片上当前运行的FPGA配置文件相同，因此，无需更新FPGA配置文件，丢弃该数据报文(即执行步骤505)。

步骤504，功率单元从数据报文中获取待更新的FPGA配置文件，并将待更新的FPGA配置文件存储于非易失性存储器的第二加载区。

具体的，若功率单元判断出待更新的FPGA配置文件与FPGA芯片上当前运行的FPGA配置文件不同，则解析该数据报文，获取其中携带的待更新的FPGA配置文件，并将待更新的FPGA配置文件烧写到FLASH的第二加载区2022。

步骤505，功率单元丢弃数据报文。

具体的，若功率单元判断出待更新的FPGA配置文件与FPGA芯片上当前运行的FPGA配置文件相同，则忽略该数据报文并丢弃，无需在FLASH的第二加载区2022中烧写待更新的FPGA配置文件。

需要说明的是，本发明自定义了数据报文的格式，以下结合图6，对数据报文的格式进行详细说明。

如图6所示，数据报文的数据载荷部分可以包括以下字段：FLAG、EX、LEN、Ver、UPDATA，在数据载荷之后还包括CRC校验码。FLAG字段是一个1字节的报文类型标记，用于表示报文的类型，例如，数据报文的FLAG字段值为0xAA，自检报文(包括自检请求报文和自检响应报文)的FLAG字段值为0xAB。EX字段是一个1字节的扩展标识，用于功率单元的FPGA芯片识别数据报文是否为结束帧。LEN字段为一个4字节的长度标识，用于表示Ver、UPDATA和CRC字段的总长度。Ver字段为一个2字节的版本标识，用于表示FPGA配置文件的版本号。UPDATA字段用于表示FPGA配置文件的数据内容，共10M字节。CRC字段为一个4字节的校验码。

为了保证数据传输的可靠性，主控制器10先将完整的FPGA配置文件拆分为n个FPGA配置文件数据包，前(n-1)个FPGA配置文件数据包为126字节，第n个FPGA配置文件数据包为2-126字节。然后，主控制器10分别将n个FPGA配置文件数据包携带于数据报文的UPDATA字段中，分别通过n条数据报文顺序发送给各功率单元20。各功率单元20再分别获取每条数据报文中携带的FPGA配置文件数据包，并将接收到的n条数据报文(携带有待更新的FPGA配置文件的部分数据的各条数据报文)，组合生成携带有完整的待更新的FPGA配置文件的数据报文。

需要说明的是，第1条数据报文的Ver字段值为待更新的FPGA配置文件的版本号，其他(n-1)条数据报文的Ver字段可以为空。第n条数据报文的CRC字段值为32位的CRC校验码，其他(n-1)条数据报文的CRC字段可以为空。第n条数据报文的EX的字段值可以为2，表示结束帧，其他(n-1)条数据报文的EX的字段值可以为1，表示非结束帧。

以下结合图7，详细说明功率单元将多条携带有待更新的FPGA配置文件的部分数据的数据报文，组合生成携带有完整的待更新的FPGA配置文件的数据报文的过程。如图7所示，该过程包括以下步骤：

步骤701，功率单元接收携带有待更新的FPGA配置文件的部分数据的数据报文。

具体的，主控制器10将完整的FPGA配置文件拆分为n个FPGA配置文件数据包，并依次通过n条数据报文，将n个FPGA配置文件数据包广播发送给各个功率单元20，相应的，各个功率单元10能够依次接收该n条数据报文。

步骤702，功率单元从该数据报文中获取待更新的FPGA配置文件的部分数据。

具体的，功率单元20在接收到一条数据报文后，就解析该数据报文，获取其中携带的待更新的FPGA配置文件数据包(即待更新的FPGA配置文件的部分数据)。

步骤703，功率单元判断该数据报文是否为待更新的FPGA配置文件的最后一条数据报文，若是，则执行步骤704，否则，执行步骤701。

具体的，功率单元解析该数据报文，获取EX字段的值，根据EX字段的值判断该数据报文是否为待更新的FPGA配置文件的最后一条数据报文。例如，若EX字段的值为1，说明该条数据报文不是待更新的FPGA配置文件的最后一条数据报文，则等待接收下一条数据报文(即携带有待更新的FPGA配置文件的其他部分数据的数据报文)，即执行步骤701，直到接收到待更新的FPGA配置文件的最后一条数据报文为止。若EX字段的值为2，说明该条数据报文是待更新的FPGA配置文件的最后一条数据报文，则执行步骤704。

步骤704，功率单元按照数据报文接收时间，将携带有待更新的FPGA配置文件的部分数据的各条数据报文组合生成携带有待更新的FPGA配置文件的数据报文。

具体的，若功率单元20判断出当前接收到数据报文为待更新的FPGA配置文件的最后一条数据报文，说明待更新的FPGA配置文件的全部数据已接收完毕，可以将之前接收到的n条数据报文组合生成携带有完整的待更新的FPGA配置文件的数据报文。

组合后的数据报文的格式如图6所示，其中，Ver字段的值可以根据第1条数据报文的Ver字段获得，CRC字段的值可以根据第n条报文的CRC字段获得，EX字段的值为2。

通过上述步骤701-704，可以将接收到的n条携带有待更新的FPGA配置文件的部分数据的数据报文，组合生成携带有完整的待更新的FPGA配置文件的数据报文。

进一步的，为了保证FPGA配置文件更新的可靠性，在步骤704之后、步骤502之前，还执行以下步骤：

步骤705-步骤706，功率单元获取并校验校验码，若校验码校验成功，则执行步骤502，否则，执行步骤707。

具体的，功率单元20解析该组合后的数据报文，获取其中携带的CRC校验码，并进行CRC校验。若CRC校验成功，则从组合后的数据报文中获取待更新的FPGA配置文件的版本号，即执行步骤502，否则，执行步骤707。

步骤707，功率单元丢弃携带有待更新的FPGA配置文件的部分数据的数据报文和组合后的数据报文。

具体的，若CRC校验失败，则功率单元20丢弃所述n条数据报文(携带有待更新的FPGA配置文件的部分数据的数据报文)，并丢弃组合后的数据报文(携带有待更新的FPGA配置文件的数据报文)，不再烧写FLASH。

需要说明的是，在CRC校验成功之后，功率单元20才存储待更新的FPGA配置文件，即执行步骤502-505，这样，能够保证FPGA配置文件更新的可靠性。

在步骤502中，功率单元20解析组合后的数据报文，获取其中的Ver字段的值，Ver字段的值即为待更新的FPGA配置文件的版本号。

以下结合图8，详细说明功率单元加载FPGA配置文件的过程。如图8所示，该过程包括以下步骤：

步骤801，功率单元下电并重启后，加载第二加载区内存储的FPGA配置文件。

具体的，功率单元20下电并重启后，加载第一加载区2021内存储的FPGA出厂配置文件，并借助FPGA出厂配置文件的引导，加载第二加载区2022内存储的FPGA配置文件。

步骤802，功率单元判断第二加载区内存储的FPGA配置文件是否加载成功，若加载成功，则执行步骤803，否则，执行步骤804。

具体的，功率单元20通过判断FPGA芯片201的引脚电平，判断是否成功加载第二加载区内存储的FPGA配置文件。例如，若引脚为高电平，则加载成功，执行步骤803；若引脚为低电平，则判断加载失败，执行步骤804。

步骤803，运行已加载的FPGA配置文件。

具体的，功率单元20在下电并重启后，若能够成功加载第二加载区内存储的FPGA配置文件，可以对应以下3种情况：

(1)在步骤707的情况下，CRC校验失败，功率单元20并未进入FPGA配置文件存储步骤。本次待更新的FPGA配置文件并未烧写在FLASH中，此时，功率单元20的FLASH的第二加载区2022中可能存储有FPGA出厂配置文件，或者在先版本的FPGA配置文件。

(2)在FPGA配置文件存储过程中(步骤504中)，功率单元20成功将待更新的FPGA配置文件存储于非易失性存储器的第二加载区2022，即本次的FPGA配置文件成功烧写在FLASH中，此时，功率单元的FLASH的第二加载区2022中存储的是待更新的FPGA配置文件，本次FPGA配置文件更新成功。

(3)在FPGA配置文件存储过程中，功率单元20判断出待更新的FPGA配置文件与FPGA芯片上当前运行的FPGA配置文件相同(步骤505中)，因此，本次的FPGA配置文件并未烧写在FLASH中，此时，功率单元的FLASH的第二加载区2022中存储的也是待更新的FPGA配置文件。

步骤804，运行FPGA出厂配置文件。

具体的，若功率单元20在FPGA配置文件存储过程中(步骤504中)，将待更新的FPGA配置文件存储于非易失性存储器的第二加载区失败，即本次的FPGA配置文件在FLASH中烧写失败，这样会导致原来存储在第二加载区内的FPGA配置文件损坏，因此，功率单元20无法加载第二加载区内存储的FPGA配置文件，功率单元20加载的是第一加载区内存储的FPGA出厂配置文件。

通过上述步骤801-804可以看出，功率单元加载FPGA配置文件的过程，只能够判断出第二加载区中是否存储有FPGA配置文件，而无法判断出在功率单元20重启之前，待更新的FPGA配置文件是否已成功存储在第二加载区内。待更新的FPGA配置文件是否成功存储在第二加载区内，则需要通过主控制器10与各功率单元20之间的自检过程进行确定。

进一步的，在功率单元加载第二加载区内存储的FPGA配置文件成功，并运行已加载的FPGA配置文件之后，或者，在功率单元运行FPGA出厂配置文件之后，主控制器10与各功率单元20之间进行自检。通过自检过程可以判断各功率单元20当前运行的FPGA配置文件是否是待更新的FPGA配置文件，从而确定功率单元的FPGA配置文件是否更新成功。

主控制器10与各功率单元20之间的自检过程的一种实现方式可以如图9所示，包括以下步骤：

步骤901，功率单元接收主控制器发送的自检请求报文。

具体的，主控制器10向各个功率单元20广播发送自检请求报文，自检请求报文中携带有待更新的FPGA配置文件的版本号。

优选的，自检请求报文的格式可以与数据报文的格式相同，可以通过FLAG字段的值来区分数据报文和自检请求报文。

步骤902，功率单元从所述自检请求报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号。

具体的，各功率单元20接收并解析主控制器10发送的自检请求报文，获取其中携带的待更新的FPGA配置文件的版本号。

各功率单元20获取FPGA芯片201当前运行的FPGA配置文件的版本号。其中，若在步骤801中，功率单元20加载第二加载区内存储的FPGA配置文件成功，则FPGA芯片201当前运行的FPGA配置文件的版本号为待更新的FPGA配置文件的版本号。若功率单元20加载第二加载区内存储的FPGA配置文件失败，则FPGA芯片201当前运行的FPGA配置文件的版本号为FPGA出厂配置文件的版本号。

步骤903，功率单元将待更新的FPGA配置文件的版本号与所述当前运行的FPGA配置文件的版本号相比较，并根据比较结果，在自检响应报文中携带用于表示待更新的FPGA配置文件更新成功或失败的更新标记。

具体的，当待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号相同时，更新标记为表示待更新的FPGA配置文件更新成功的标记，当待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号不同时，更新标记为表示待更新的FPGA配置文件更新失败的标记。

步骤904，功率单元向主控制器返回所述自检响应报文。

具体的，功率单元向主控制器返回自检响应报文，自检报文中携带有该更新标记。主控制器10根据自检响应报文中携带的更新标记判断各功率单元20是否成功更新待更新的FPGA配重文件，若至少一个功率单元20更新失败，主控制器10需要重新向各功率单元发送待更新的FPGA配置文件。

主控制器10与各功率单元20之间的自检过程的另一种实现方式包括以下步骤：

步骤901’，主控制器向各个功率单元发送自检请求报文。

具体的，自检请求报文可以不携带待更新的FPGA配置文件的版本号。

步骤902’，功率单元接收到主控制器发送的自检请求报文后，获取当前运行的FPGA配置文件的版本号，在自检响应报文中携带所述当前运行的FPGA配置文件的版本号，并向主控制器返回所述自检响应报文。

步骤903’，主控制器从自检响应报文中获取发送该自检响应报文的功率单元当前运行的FPGA配置文件的版本号。

步骤904’，主控制器将待更新的FPGA配置文件的版本号与所述当前运行的FPGA配置文件的版本号相比较，若二者相同，则判断出发送该自检响应报文的功率单元的FPGA配置文件更新成功，否则，判断出发送该自检响应报文的功率单元的FPGA配置文件更新失败。

以下详细说明主控制器控制FPGA配置文件更新的过程。该过程包括以下步骤：

步骤1001，主控制器向各个功率单元发送数据报文。

具体的，主控制器10将待更新的FPGA配置文件拆分为至少两个部分，并生成至少两条数据报文，每条数据报文携带有待更新的FPGA配置文件的部分数据，其中，第一条数据报文还携带有待更新的FPGA配置文件的版本号，最后一条数据报文还携带有校验码。主控制器10向各个功率单元20顺序广播发送所述数据报文。

步骤1002，在向各个功率单元发送数据报文后的第一时长到达时，主控制器控制各个功率单元下电并重启。

具体的，各功率单元20在接收到数据报文之后的第一时长t1内，能够完成FPGA配置文件的存储，因此，在向各个功率单元发送数据报文后的第一时长t1到达时，主控制器10可以控制各个功率单元20下电并重启，以使各功率单元加载并运行FPGA配置文件。

步骤1003，在控制各个功率单元重启后的第二时长到达时，主控制器向各个功率单元发送自检请求报文。

具体的，各功率单元20在重启后的第二时长t2内，能够完成FPGA配置文件的加载和运行，在控制各个功率单元重启后的第二时长t2到达时，主控制器10可以向各个功率单元20发送自检请求报文，用以与各功率单元20进行自检，以判断各个功率单元的待更新的FPGA配置文件是否更新成功。

步骤1004-1005，主控制器接收各功率单元返回的自检响应报文，根据各功率单元返回的所述自检响应报文判断各功率单元的FPGA配置文件是否更新成功，并判断是否全部功率单元的FPGA配置文件均更新成功，若是，则结束本次FPGA配置文件更新过程；若至少一个功率单元的FPGA配置文件更新失败，则执行步骤1001。

具体的，主控制器10从自检响应报文中获取更新标记，并根据所述更新标记，判断发送该自检响应报文的功率单元是否将所述待更新的FPGA配置文件更新成功，进而可以判断出全部功率单元的FPGA配置文件是否均更新成功。或者，主控制器10从自检响应报文中获取当前运行的FPGA配置文件的版本号，将所述待更新的FPGA配置文件的版本号与所述当前运行的FPGA配置文件的版本号相比较，若二者相同，则判断出发送该自检响应报文的功率单元的FPGA配置文件更新成功，否则，判断出发送该自检响应报文的功率单元的FPGA配置文件更新失败。

若至少一个功率单元的FPGA配置文件更新失败，则向各个功率单元20重新发送所述数据报文，即执行步骤1001。

需要说明的是，在主控制器向各个功率单元发送数据报文之前，还进行链路自检，即执行步骤100-101，链路自检过程如前所述，在此不再赘述。

本发明实施例还提供一种功率单元，如图2所示，该功率单元20包括FPGA芯片201和非易失性存储器202，非易失性存储器202包括第一加载区2021和第二加载区2022，第一加载区2021中存储有FPGA出厂配置文件；FPGA芯片201包括接收模块2011和处理模块2012。

接收模块2011用于，接收主控制器10发送的数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号。

处理模块2012用于，从所述数据报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号；将待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号相比较，当二者不同时，从所述数据报文中获取待更新的FPGA配置文件，并将所述待更新的FPGA配置文件存储于非易失性存储器的第二加载区2022。

进一步的，处理模块2012还用于，在功率单元20下电并重启后，加载第二加载区内202存储的FPGA配置文件；判断第二加载区2022内存储的FPGA配置文件是否加载成功，若加载成功，则运行已加载的FPGA配置文件，否则，运行FPGA出厂配置文件。

优选的，处理模块2012具体用于，加载第一加载区2021内存储的FPGA出厂配置文件，并借助所述FPGA出厂配置文件的引导，加载第二加载区2022内存储的FPGA配置文件。

进一步的，FPGA芯片201还包括发送模块。

接收模块2011还用于，接收主控制器10发送的自检请求报文，所述自检请求报文中携带有待更新的FPGA配置文件的版本号；所述自检请求报文是主控制器10在向各功率单元20发送所述数据报文之后，且各功率单元20下电并重启之后发送的。

处理模块2012还用于，从所述自检请求报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号；将所述待更新的FPGA配置文件的版本号与所述当前运行的FPGA配置文件的版本号相比较，并根据比较结果在自检响应报文中携带用于表示待更新的FPGA配置文件更新成功或失败的更新标记。

发送模块2013用于，向主控制器10返回所述自检响应报文。

进一步的，接收模块2011还用于，接收主控制器10发送的自检请求报文，所述自检请求报文是主控制器10在向各功率单元20发送所述数据报文之后，且各功率单元20下电并重启之后发送的。

处理模块2012还用于，获取当前运行的FPGA配置文件的版本号，在自检响应报文中携带所述当前运行的FPGA配置文件的版本号。

发送模块2013用于，向主控制器10返回所述自检响应报文。

优选的，所述数据报文包括至少两条，每条数据报文携带有所述待更新的FPGA配置文件的部分数据，其中，第一条数据报文还携带有待更新的FPGA配置文件的版本号，最后一条数据报文还携带有校验码。

处理模块2012具体用于，当接收模块2011接收到数据报文时，从数据报文中获取待更新的FPGA配置文件的部分数据；判断所述数据报文是否为所述待更新的FPGA配置文件的最后一条数据报文，若是，则按照数据报文接收时间，将携带有所述待更新的FPGA配置文件的部分数据的各条数据报文组合生成携带有待更新的FPGA配置文件的数据报文，组合后的数据报文携带有待更新的FPGA配置文件、待更新的FPGA配置文件的版本号和校验码；否则，等待所述接收模块继续接收数据报文。

处理模块2012还用于，在从组合后的数据报文中获取待更新的FPGA配置文件的版本号之前，获取校验码，并校验校验码，当校验码校验成功时，从组合后的数据报文中获取待更新的FPGA配置文件的版本号。

进一步的，接收模块2011还用于，接收主控制器10发送的链路自检请求报文；所述链路自检请求报文是主控制器10向各功率单元发送数据报文之前发送的。

处理模块2012还用于，在接收模块2011接收到链路自检请求报文时，向主控制器10返回链路自检响应报文，以使主控制器10在接收到全部功率单元20返回的自检响应报文时，向各个功率单元20发送数据报文。

本发明实施例还提供一种主控制器，如图3所示，该主控制器10包括发送模块101、接收模块103和控制模块102。

控制模块102用于，指示发送模块101向各个功率单元发送数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；在发送模块101向各个功率单元发送数据报文后的第一时长到达时，控制各个功率单元20下电并重启；在控制各个功率单元20重启后的第二时长到达时，指示发送模块101向各个功率单元20发送自检请求报文；根据接收模块103接收到的各功率单元返回的自检响应报文，判断各功率单元20的FPGA配置文件是否更新成功，若全部功率单元的FPGA配置文件均更新成功，则结束本次FPGA配置文件更新，若至少一个功率单元20的FPGA配置文件更新失败，则指示发送模块101向各个功率单元20重新发送所述数据报文。

优选的，控制模块102具体用于，从所述自检响应报文中获取更新标记，并根据所述更新标记，判断发送该自检响应报文的功率单元20是否将所述待更新的FPGA配置文件更新成功。

优选的，控制模块102具体用于，从所述自检响应报文中获取当前运行的FPGA配置文件的版本号，并将所述待更新的FPGA配置文件的版本号与所述当前运行的FPGA配置文件的版本号相比较，若二者相同，则判断出发送该自检响应报文的功率单元20的FPGA配置文件更新成功，否则，判断出发送该自检响应报文的功率单元20的FPGA配置文件更新失败；其中，所述当前运行的FPGA配置文件的版本号为发送自检响应报文的功率单元20当前运行的FPGA配置文件的版本号。

优选的，控制模块102具体用于，将所述待更新的FPGA配置文件拆分为至少两个部分，并生成至少两条数据报文，每条数据报文携带有所述待更新的FPGA配置文件的部分数据，其中，第一条数据报文还携带有待更新的FPGA配置文件的版本号，最后一条数据报文还携带有校验码。

发送模块101具体用于，向各个功率单元20顺序发送所述数据报文。

进一步的，控制模块102还用于，在指示发送模块101向各个功率单元20发送数据报文之前，指示发送模块101向各个功率单元20发送链路自检请求报文；以及，判断接收模块103是否接收到全部功率单元20返回的链路自检响应报文，若是，则指示发送模块101向各个功率单元20发送数据报文。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本发明的保护范围。

Claims (14)

1.一种FPGA配置文件更新方法，应用于包括主控制器和功率单元的系统中，其特征在于，功率单元的非易失性存储器包括第一加载区和第二加载区，第一加载区中存储有FPGA出厂配置文件；所述方法包括：

功率单元接收主控制器发送的数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；

功率单元从所述数据报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号；

功率单元将待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号相比较，若二者不同，则从所述数据报文中获取待更新的FPGA配置文件，并将所述待更新的FPGA配置文件存储于非易失性存储器的第二加载区。

2.如权利要求1所述的方法，其特征在于，功率单元将所述待更新的FPGA配置文件存储于非易失性存储器的第二加载区之后，所述方法还包括：

所述功率单元下电并重启；

所述功率单元加载第二加载区内存储的FPGA配置文件，并判断第二加载区内存储的FPGA配置文件是否加载成功，若加载成功，则运行已加载的FPGA配置文件，否则，运行FPGA出厂配置文件。

3.如权利要求2所述的方法，其特征在于，所述功率单元加载第二加载区内存储的FPGA配置文件，具体包括：

所述功率单元加载第一加载区内存储的FPGA出厂配置文件，并借助所述FPGA出厂配置文件的引导，加载第二加载区内存储的FPGA配置文件。

4.如权利要求2所述的方法，其特征在于，所述功率单元加载第二加载区内存储的FPGA配置文件成功，并运行已加载的FPGA配置文件之后，或者，所述功率单元运行FPGA出厂配置文件之后，所述方法还包括：

所述功率单元接收主控制器发送的自检请求报文，所述自检请求报文中携带有待更新的FPGA配置文件的版本号；所述自检请求报文是主控制器在向各功率单元发送所述数据报文之后，且各功率单元下电并重启之后发送的；

所述功率单元从所述自检请求报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号；

所述功率单元将所述待更新的FPGA配置文件的版本号与所述当前运行的FPGA配置文件的版本号相比较，并根据比较结果，在自检响应报文中携带用于表示待更新的FPGA配置文件更新成功或失败的更新标记，并向所述主控制器返回所述自检响应报文。

5.如权利要求2所述的方法，其特征在于，所述功率单元加载第二加载区内存储的FPGA配置文件成功，并运行已加载的FPGA配置文件之后，或者，所述功率单元运行FPGA出厂配置文件之后，所述方法还包括：

所述功率单元接收主控制器发送的自检请求报文，所述自检请求报文是主控制器在向各功率单元发送所述数据报文之后，且各功率单元下电并重启之后发送的；

所述功率单元获取当前运行的FPGA配置文件的版本号，在自检响应报文中携带所述当前运行的FPGA配置文件的版本号，并向所述主控制器返回所述自检响应报文。

6.如权利要求1所述的方法，其特征在于，所述数据报文包括至少两条，每条数据报文携带有所述待更新的FPGA配置文件的部分数据，其中，第一条数据报文还携带有待更新的FPGA配置文件的版本号，最后一条数据报文还携带有校验码；

所述功率单元接收主控制器发送的数据报文，具体包括：

所述功率单元接收主控制器发送的数据报文，从数据报文中获取待更新的FPGA配置文件的部分数据，判断所述数据报文是否为所述待更新的FPGA配置文件的最后一条数据报文，若否，等待继续接收数据报文；若是，则按照数据报文接收时间，将携带有所述待更新的FPGA配置文件的部分数据的各条数据报文组合生成携带有待更新的FPGA配置文件的数据报文，组合后的数据报文携带有待更新的FPGA配置文件、待更新的FPGA配置文件的版本号和校验码；

所述功率单元从所述数据报文中获取待更新的FPGA配置文件的版本号，具体包括：所述功率单元从组合后的数据报文中获取待更新的FPGA配置文件的版本号；

在所述功率单元将携带有所述待更新的FPGA配置文件的部分数据的各条数据报文组合生成携带有待更新的FPGA配置文件的数据报文之后，所述方法还包括：

所述功率单元获取并校验校验码，若校验码校验成功，则从组合后的数据报文中获取待更新的FPGA配置文件的版本号。

7.如权利要求1所述的方法，其特征在于，所述方法还包括：

所述功率单元接收主控制器发送的链路自检请求报文；所述链路自检请求报文是主控制器向各功率单元发送数据报文之前发送的；

所述功率单元向所述主控制器返回链路自检响应报文，以使主控制器在接收到全部功率单元返回的自检响应报文时，向各个功率单元发送数据报文。

8.一种FPGA配置文件更新方法，应用于包括主控制器和功率单元的系统中，其特征在于，所述方法包括：

主控制器向各个功率单元发送数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；

在向各个功率单元发送数据报文后的第一时长到达时，所述主控制器控制各个功率单元下电并重启；

在控制各个功率单元重启后的第二时长到达时，所述主控制器向各个功率单元发送自检请求报文；

所述主控制器接收各功率单元返回的自检响应报文，并根据各功率单元返回的所述自检响应报文判断各功率单元的FPGA配置文件是否更新成功，若全部功率单元的FPGA配置文件均更新成功，则结束本次FPGA配置文件更新，若至少一个功率单元的FPGA配置文件更新失败，则向各个功率单元重新发送所述数据报文。

9.如权利要求8所述的方法，其特征在于，所述根据各功率单元返回的所述自检响应报文判断各功率单元的FPGA配置文件是否更新成功，具体包括：

从所述自检响应报文中获取更新标记，根据所述更新标记，判断发送该自检响应报文的功率单元是否将所述待更新的FPGA配置文件更新成功。

10.如权利要求8所述的方法，其特征在于，所述根据各功率单元返回的所述自检响应报文判断各功率单元的FPGA配置文件是否更新成功，具体包括：

从所述自检响应报文中获取当前运行的FPGA配置文件的版本号，所述当前运行的FPGA配置文件的版本号为发送自检响应报文的功率单元当前运行的FPGA配置文件的版本号；

将所述待更新的FPGA配置文件的版本号与所述当前运行的FPGA配置文件的版本号相比较，若二者相同，则判断出发送该自检响应报文的功率单元的FPGA配置文件更新成功，否则，判断出发送该自检响应报文的功率单元的FPGA配置文件更新失败。

11.如权利要求8所述的方法，其特征在于，所述主控制器向各个功率单元发送数据报文，具体包括：

所述主控制器将所述待更新的FPGA配置文件拆分为至少两个部分，并生成至少两条数据报文，每条数据报文携带有所述待更新的FPGA配置文件的部分数据，其中，第一条数据报文还携带有待更新的FPGA配置文件的版本号，最后一条数据报文还携带有校验码；

所述主控制器向各个功率单元顺序发送所述数据报文。

12.如权利要求8-11任一项所述的方法，其特征在于，在主控制器向各个功率单元发送数据报文之前，所述方法还包括：

所述主控制器向各个功率单元发送链路自检请求报文，并接收各功率单元返回的链路自检响应报文；

所述主控制器判断是否接收到全部功率单元返回的链路自检响应报文，若是，则向各个功率单元发送数据报文。

13.一种功率单元，包括FPGA芯片和非易失性存储器，其特征在于，所述非易失性存储器包括第一加载区和第二加载区，第一加载区中存储有FPGA出厂配置文件；所述FPGA芯片包括接收模块和处理模块；所述接收模块用于，接收主控制器发送的数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；

所述处理模块用于，从所述数据报文中获取待更新的FPGA配置文件的版本号，并获取当前运行的FPGA配置文件的版本号；将待更新的FPGA配置文件的版本号与当前运行的FPGA配置文件的版本号相比较，当二者不同时，从所述数据报文中获取待更新的FPGA配置文件，并将所述待更新的FPGA配置文件存储于非易失性存储器的第二加载区。

14.一种主控制器，其特征在于，包括发送模块、接收模块和控制模块；

所述控制模块用于，指示所述发送模块向各个功率单元发送数据报文，所述数据报文携带有待更新的FPGA配置文件和待更新的FPGA配置文件的版本号；在所述发送模块向各个功率单元发送数据报文后的第一时长到达时，控制各个功率单元下电并重启；在控制各个功率单元重启后的第二时长到达时，指示所述发送模块向各个功率单元发送自检请求报文；根据所述接收模块接收到的各功率单元返回的自检响应报文，判断各功率单元的FPGA配置文件是否更新成功，若全部功率单元的FPGA配置文件均更新成功，则结束本次FPGA配置文件更新，若至少一个功率单元的FPGA配置文件更新失败，则指示所述发送模块向各个功率单元重新发送所述数据报文。