CN106293004B - 一种新型的提高系统稳定性的芯片系统及方法 - Google Patents

Abstract

本发明公开了一种新型的提高系统稳定性的芯片系统和方法，芯片系统包括IO电源、MCU芯片和外部设备，MCU芯片上设有时钟接口、处理器+粘合逻辑模块、存储器、功耗控制单元、模拟单元、外设模块、振荡电路模块、超低频环振模块、时钟生成逻辑模块、内部高频时钟、DCDC电源转换+时钟选择电路模块、频率检测模块和抗干扰逻辑模块组成。本发明解决芯片的晶振振荡电路受到外部干扰而停止振荡后，系统如何能够继续稳定工作的问题。

Description

一种新型的提高系统稳定性的芯片系统及方法

技术领域

本发明属于芯片系统的技术领域，具体涉及一种新型的提高系统稳定性的芯片系统及方法。

背景技术

MCU(微控制单元,又称单片微型计算机或单片机)芯片在各个电子相关行业中的应用越来越多，芯片内部一般主要包含下面六个部分:电源管理单元、时钟管理单元、处理器、外设接口单元、存储器、模拟单元。电源管理单元，MCU供电一般分为端口电源和内核电源(部分特殊的模拟或者数字逻辑需要单独供电，例如对flash编程，需要额外的高压电源)；MCU设计一般采用单电源供电方法，内部利用LDO或者DCDC转换出内核电源供芯片逻辑使用。时钟管理单元，时钟源一般有两个，外部晶体振荡产生的时钟和内部环振产生的时钟；芯片的振荡端口配合外部的晶体在满足一定的条件之后会输出匹配的时钟供芯片使用；产生时钟的稳定性依赖振荡晶体，芯片内部的振荡电路，外部环境等因素的影响；时钟源产生的时钟驱动芯片内部的各个逻辑单元，时钟管理单元负责控制整个时钟网络。模拟单元，从系统的角度分析，将模拟模块和MCU集成带来的效果更加优良：系统集成度更高，简化了电路设计；MCU的外围器件减少，降低设计出错的概率，提高系统稳定性；集成了模拟功能的MCU增加了实现各种功能的灵活性；降低系统成本和采购成本。而MCU芯片集成的模拟单元主要包含：AD/DA转换器，各类传感器，运放等。随着各个细分领域的发展，MCU的设计越来越专业化，各个细分领域都有其独特的模拟模块要求。

作为MCU芯片的的应用，目前最火爆的可穿戴设备是手表与智能手环，主控芯片主要有AP和MCU两种，手环采用的是MCU，手表则根据功能的复杂程度选用MCU或者AP，目前随着可穿戴设备逐渐被更多人理解，各个芯片厂家也在研发专门为可穿戴设备定制的主控芯片，接下来芯片问题将成为整个行业企业必须面对的核心问题。从可穿戴设备来看，随着产品的不断微型化，其对低功耗的设计需求提出了更高的要求。作为核心要件的可穿戴设备芯片，面临着缺失状态，致使很多厂家为了快速进入市场而采用手机芯片。这结果就是以牺牲产品的美感与性能为代价，搞出了很多迷你版的类手机产品。因为可穿戴设备相比于手机体积更小，而当前的电池技术又难以支持手机芯片的功耗。可穿戴设备直接和皮肤接触，极大的暴露风险是使用时候产生的静电。静电可以说是无处不在，即使最简单的人类接触也可以产生短暂的静电放电。如果没有适当的防护或者是系统内器件的自我防护能力偏弱，都会对电子产品造成不可挽回的伤害。

随着行业发展，对芯片设计的要求越来越高，主要体现在以下方面：1.芯片集成度更高，芯片外围器件减少，芯片越来越小。2.芯片在实现高性能的基础上，尽量降低功耗；除了要降低芯片的运行功耗和深度休眠模式的功耗，芯片还要能根据应用的各个细分领域提供不同工作模式下的功耗控制方法。3.集成度提高，功耗降低的同时，系统稳定性的要求越来越高。

因此，功耗过高已经成为半导体制程尺寸进一步微缩的主要障碍，并且严重威胁到所有电子领域的一切进展。怎样降低芯片的功耗，提高芯片系统的稳定性是目前面临的一大问题。

现有的利用单点电池供电的芯片系统，一般有2种：

一种芯片系统如图1所示，芯片系统包括IO电源、MCU主控芯片、时钟接口和外部设备，MCU主控芯片包括LDO电源转换模块、处理器+粘合逻辑模块、外部时钟、内部时钟、时钟生成逻辑模块、模拟单元、存储器、外设接口和功耗控制单元，LDO电源转换模块，转换出的电源供芯片内部的数字逻辑使用；IO电源与LDO电源转换模块连接，时钟接口与外部时钟连接；处理器+粘合逻辑模块，处理器是MCU芯片的主控中心，负责芯片运行的指令和数据操作控制；时钟接口，芯片的外部时钟，一般采用外部晶体结构芯片内部振荡电路共同工作产生需要的时钟；外部时钟，外部时钟所需的振荡电路(采用低功耗设计方法降低振荡时钟的功耗)；时钟生成逻辑，负责系统和外设各个模块的时钟生成，同时管理各个模块时钟的关断和开启；模拟单元，芯片内需要的模拟模块；功耗控制单元，功耗控制单元根据系统任务动态的调节芯片运行消耗的功耗。功耗调整基于以下几个原则：1.系统在低频时钟运行能满足系统应用要求的时候不用高频时钟，降低系统的动态功耗；2.在系统运行的时候不需要的模块关掉供电，降低系统的静态功耗；3.系统如果可以低压正常运行，调低芯片的供电电压。采用图1这种系统，芯片中的供电采用LDO的方式会增加系统消耗功耗(LDO的能量转化效率低),而且芯片运行时钟网络没做异常动作处理，在受外部干扰的时候会降低系统整体的稳定性。

另一种芯片系统如图2所示，其与图1系统的区别点在于MCU芯片中电源转换模块采用环振+DCDC结合的方式，其他配置与图1的芯片系统相同。DCDC表示直流电源，诸如干电池或车载电池之类。但这种芯片系统芯片运行过程中时钟网络同样没做异常动作处理，在受外部干扰的时候会降低系统整体的稳定性。

现在的由电池供电的产品系统对芯片的功耗都有严格的要求。内嵌的芯片为了配合系统的功耗需求分为多种运行模式，一般在最低一档的功耗模式时将芯片的功耗控制在极限(即此时芯片功耗最小)。芯片设计的时候要求设计者严格控制芯片内各个模块的功耗消耗，芯片内部暂时不用的模块供电要关闭，系统频率运行在低速模式时，各个模拟模块也要采用低功耗设计方法。采用低功耗设计的IO尤其是配合外部晶振振荡的起振电路的抗干扰能力会下降，降低功耗意味着要降低晶振振荡端口的驱动能力。在同等设计条件下，降低功耗意味着芯片的时钟振荡端口的SF安全因子减小，晶振停振概率增大，从而降低芯片的整体抗干扰能力。抗干扰能力下降，系统稳定性风险加大。

负阻抗测试，作为电子及相关行业一个公知知识，也被成为振荡裕度测试或者安全裕量测试。借助于这个测试，可测得ESR(晶振内阻)安全因子，一个晶振的等效电路中的ESR值代表损耗。这些损耗必须由芯片中的的放大器进行补偿。如果损耗超过放大器的驱动能力，振荡振幅开始减少，直到最终消失，或者振荡器根本就未启动。一个晶振的ESR值随温度的上升而增加。因此，振荡器可在室温下正常工作，但是有可能在较高温度时发生故障。还有，由于较低的寄生电阻值，较高的湿度会增加振荡器中损失。为了避免在所有可能的环境情况下耗时的振荡器测试，已经建立了负电阻测试。它给出了一个SF(安全因子)值，这个值使得设计人员能够相对轻易地评估一个特定振荡器设置的安全裕量。对应的测试电路：如图3所示，负电阻测试，增加了一个与晶振串联的额外电位器，这个额外的串联测试电位器RQ，在振荡器未启动或者一个正在运行的振荡器停止前一直增加。在振荡器重新开始工作之前降低电阻值是一个好的做法，这样可确定关键值。这个测试可在振荡器启动(启动裕度)期间完成并且可被重复用于一个正在运行的振荡器来确定何时振荡消失(停止裕度)。启动裕度：电位器RQ与晶振串联，然后接通电源，并且检查振荡器是否启动。对于每个新的电阻器的值，MCU芯片必须断电，然后重新加电，仍然可保证振荡器启动的最大电阻器的值为启动裕度。停止裕度：一旦振荡器运行，电位器RQ在振荡器停止前持续增大。在振荡重新开始之前，电位器可被再次减少。可保证振荡器依旧运行而不会停止的最大电位器的值为停止裕度。一旦测得RQ的关键值，应该计算OA和SF的值来判断振荡器的稳定性。

振荡裕度(OA)计算公式：OA＝RQMAX+ESR；

安全因子(SF)计算公式：SF＝OA/ESR＝(RQMAX+ESR)/ESR。

安全因子是基于大多数晶振制造商的经验得出的。

安全因子(SF)的限定条件	限定条件
		SF<2不安全	不安全
2≤SF<3适用	适用
		3≤SF<5安全	安全
SF≥5非常安全	非常安全

发明内容

本发明的目的是为了解决芯片的晶振振荡电路受到外部干扰停止振荡后，系统如何能够继续稳定工作的问题，提供一种抗干扰的芯片系统及方法，其芯片系统对整个时钟网络异常动作做了检测及处理，系统稳定性更好。

为了达到上述发明目的，本发明采用以下技术方案：

一种新型的提高系统稳定性的芯片系统，包括IO电源、MCU芯片和外部设备，所述MCU芯片上设有时钟接口、处理器+粘合逻辑模块、存储器、功耗控制单元、模拟单元和外设模块，所述外设模块与外部设备连接，所述MCU芯片还包括振荡电路模块、超低频环振模块、时钟生成逻辑模块、内部高频时钟、DCDC电源转换+时钟选择电路模块、频率检测模块和抗干扰逻辑模块，所述振荡电路模块、频率检测模块和抗干扰逻辑模块三者中任意两者相互连接，所述超低频环振模块与DCDC电源转换+时钟选择电路模块、频率检测模块、抗干扰逻辑模块、时钟生成逻辑模块连接，所述振荡电路模块与DCDC电源转换+时钟选择电路模块、时钟生成逻辑模块连接，所述内部高频时钟与时钟生成逻辑模块连接；所述时钟生成逻辑模块生成芯片使用时钟，所述IO电源与所述DCDC电源转换+时钟选择电路模块连接，所述DCDC电源转换+时钟选择电路模块将IO电源转换为内核电源。时钟接口外接振荡晶体。IO电源主要指MCU芯片端口采用电池供电提供的电源。

进一步，所述内部高频时钟采用PLL锁相环或者内部环振电路。

进一步，DCDC电源转换+时钟选择电路模块中的DCDC电源转换元件可替换为LDO低压降线性稳压器。

进一步，所述存储器采用包括ROM或RAM或FLASH(内嵌flash需要LDO提供)。

进一步，所述MCU芯片可以采用MSP430型号单片机。

进一步，所述外设接口采用SPI或UART或I2C等。

一种采用上述新型的提高系统稳定性的芯片系统的方法，包括以下步骤：

1)、系统上电，MCU芯片内的晶振振荡电路开始工作，依赖IO供电振荡输出的时钟A给DCDC并驱动其产生内核电压，即驱动DCDC电源转换+时钟选择电路模块中的DCDC电源转换将IO电源的直流电压转换为供芯片内部数字逻辑使用的内核电压；

2)在内核电压驱动下超低频时钟和其他使用内核电压的逻辑开始工作，即超低频环振电路模块的电路起振之后，系统关掉晶振振荡电路产生的时钟A，此时DCDC的驱动时钟来源于超低频环振电路模块产生的超低频率时钟C；该过程中DCDC的时钟来源从时钟A切换到了时钟C；

3)系统遇到外界干扰的时候(如ESD静电放电测试等测试的干扰)，晶体振荡电路会发生异常现象(如停振等)，当频率检测模块检测到时钟异常之后进行步骤4)；当频率检测模块检测未检测到晶体振荡电路异常现象则持续步骤2)的DCDC的驱动时钟为时钟C的系统工作状态；

4)系统关闭外部时钟(即晶振振荡电路模块)到时钟生成逻辑模块的通道，也就是关闭时钟B，同时触发抗干扰逻辑模块重新配置晶振振荡电路来提高晶振振荡电路的驱动能力，用于抵抗相关的外界干扰；

5)当频率检测模块检测到晶振振荡电路输出稳定时钟之后再触发抗干扰逻辑模块恢复到上电初始设置，恢复时钟B给时钟生成逻辑模块使用；如晶振振荡通路仍然不稳定，则回到步骤4)。

6)系统恢复逐渐恢复到受干扰之前的运行状态，即系统工作时时钟C作为驱动DCDC的时钟来源。

进一步，所述步骤3)中频率检测模块的时钟源采用超低频环振产生的时钟C作为时钟源，也可以采用芯片工作的时候的其他时钟作为时钟源。

进一步，所述超低频环振模块至少为2个，且每个超低频环振模块产生一个时钟与DCDC电源转换+时钟选择电路模块、时钟生成逻辑模块分别连接。

进一步，所述振荡电路模块产生的时钟B包含至少1个时钟。

本发明与现有技术相比，有益效果是：1.监控整个系统中芯片运行时钟网络的异常动作并做处理；2.降低了MCU芯片的运行功耗，提高芯片系统的稳定性；3提高了MCU芯片的抗干扰能力。

附图说明

图1是现有技术的第一种现有芯片系统的示意图。

图2是现有技术的第二种现有芯片系统的示意图；

图3是负阻抗测试的测试电路；

图4是本发明的芯片系统的示意图；

图5是利用芯片内部的超低频环振模块产生的第二时钟来维持系统稳定的操作流程图。

具体实施方式

下面结合附图，通过具体实施例对本发明的技术方案作进一步描述说明。

如图4所示，本发明的新型的提高系统稳定性的芯片系统包括IO电源、MCU芯片和外部设备，MCU芯片上设有时钟接口、处理器+粘合逻辑模块、存储器、功耗控制单元、模拟单元和外设模块，所述外设模块与外部设备连接，MCU芯片还包括振荡电路模块、超低频环振模块、时钟生成逻辑模块、内部高频时钟、DCDC电源转换+时钟选择电路模块、频率检测模块和抗干扰逻辑模块。与振荡电路连接的时钟接口外接振荡晶体。本方案中，时钟生成逻辑模块生成芯片使用时钟。时钟生成逻辑模块，负责系统和外设各个模块的时钟生成，同时管理各个模块时钟的关断和开启。时钟生成逻辑模块的时钟来源并不仅限与时钟A、时钟B和时钟C，可以增加设置其他模块驱动产生的时钟来源。处理器，目前主流的MCU内嵌处理器是ARM或8051系列，上述2类处理器所处的生态最好，更便于客户产品实现快速开发并推向市场。

系统运行在任何模式都需要提供电源和时钟，这样主控芯片MCU才可以正常运行。当系统运行需要使用外部时钟的时候，外部时钟的稳定性成为系统能否正常运行的重要一个环节。时钟的稳定性影响芯片运行的稳定性，进而影响整个系统的稳定性。本发明在解决外部时钟受干扰时系统的稳定性问题的前提条件是：芯片内部有第二时钟源来检测外部是否频率有无或者频率是否超出正常范围或者是芯片内部其他类似的检测单元检测外部时钟是否有异常情况出现。

本发明主要是由芯片端口单点供电(只有电池供电)，内核电压是由DCDC电源转换元件或者LDO电源转换模块进行转换，系统需要外部时钟参与工作的芯片电路抗干扰性设计方法。

如图5的流程图所示，结合图4结构，本方法采用MCU芯片内部的第二时钟(超低频环振)来维持系统稳定。下述方法中论述的晶体振荡电路即图4中的振荡电路模块。采用新型的提高系统稳定性的芯片系统来进行抗外部干扰的方法，包括以下步骤：

一种采用上述抗干扰芯片系统的方法，包括以下步骤：

1)、系统上电，MCU芯片内的晶振振荡电路开始工作，依赖IO供电振荡输出的时钟A给DCDC并驱动其产生内核电压，即驱动DCDC电源转换+时钟选择电路模块中的DCDC电源转换将IO电源的直流电压转换为供芯片内部数字逻辑使用的内核电压；

2)在内核电压驱动下超低频时钟和其他使用内核电压的逻辑开始工作，超低频环振电路模块的电路起振之后，系统关掉晶振振荡电路产生的时钟A，此时DCDC的驱动时钟来源于超低频环振电路模块产生的超低频率时钟C；该过程中DCDC的时钟来源从时钟A切换到了时钟C；

3)系统遇到外界干扰的时候(如ESD静电放电测试等测试的干扰)，晶体振荡电路会发生异常现象(如停振等)，当频率检测模块检测到时钟异常之后进行步骤4)；当频率检测模块检测未检测到晶体振荡电路异常现象则持续步骤2)的DCDC的驱动时钟为时钟C的系统工作状态；

4)系统关闭外部时钟(即晶振振荡电路模块)到时钟生成逻辑模块的通道，也就是关闭时钟B，同时触发抗干扰逻辑模块重新配置晶振振荡电路来提高晶振振荡电路的驱动能力，用于抵抗相关的外界干扰；

5)当频率检测模块检测到晶振振荡电路输出稳定时钟之后再触发抗干扰逻辑模块恢复到上电初始设置，恢复时钟B给时钟生成逻辑模块使用；如晶振振荡通路仍然不稳定，则回到步骤4)；

6)系统恢复逐渐恢复到受干扰之前的运行状态，即系统工作时时钟C作为驱动DCDC的时钟来源。

步骤1中系统上电是指IO电源电池上电。

步骤4中时钟A和时钟B的关系如下：系统电源上电之后，先有时钟A(时钟A的电压和电池供电一致)。时钟A启动之后驱动DCDC生成芯片的内核供电。内核供电有了之后才能产生供内核逻辑使用的时钟B(时钟B的电压和内核电压一致)。

该方法中，系统上电之后，晶体振荡电路开始工作，输出的时钟A(依赖IO供电振荡)给DCDC并驱动其产生内核电压；在内核电压驱动下超低频时钟和其他使用内核电压的逻辑开始工作，超低频振荡电路起振之后，系统关掉晶振振荡电路的时钟A，DCDC的驱动时钟来源于超低频率时钟C；至此DCDC时钟来源从时钟A切换到时钟C。时钟生成逻辑的时钟来源有三个(不限于三个)：时钟A，时钟B和时钟C。芯片根据系统的配置继续运行。

当系统遇到外界干扰的时候(类似ESD等测试的干扰)，时钟晶体的振荡电路会发生停振等异常现象；频率检测模块(可以使用超低频率的时钟作为时钟源，也可以采用芯片工作的时候的其他时钟)检测到时钟异常之后会关闭时钟B，同时触发抗干扰逻辑重新配置晶振的振荡电路来提高晶振振荡电路的驱动能力来抵抗相关干扰，待频率检测模块检测到晶振的振荡通路输出稳定时钟之后再触发抗干扰电路恢复到上电初始设置，恢复时钟B给时钟生成逻辑使用。系统恢复逐渐恢复到受干扰之前的运行状态。

上述系统框图和流程也适用于采用LDO供电的方式。如果芯片内部采用LDO转换出内核电源，芯片内部只要有第二时钟源能否检测到外部时钟频率异常即可以完成真个系统稳定机制。

功耗分静态与动态，静态功耗指逻辑状态稳定的时候消耗的功耗，包括导通功耗和截止功耗。动态功耗是指信号翻转时候的功耗。芯片功耗主要分布点：数字逻辑、IO端口、存储器、模拟模块。从芯片设计的角度降低功耗，主要从上述四个方面考虑。现在集成的MCU内核一般都带功耗调节技术，从而实现更低的功耗。处理器有多种工作模式；各种工作模式和系统运行状态动态配合，采取软硬件协同操作的方法来动态调整芯片的系统时钟，外设时钟和电压等来实现电源的动态管理。上述提到的IO端口，存储器和模拟模块都要采用低功耗设计的方法。

而降低功耗，主要考虑几方面：

1)、协同设计，实现低功耗必须采用覆盖技术、设计方法、芯片架构和软体的全面性方法。2)、降低工作电压，功耗一般为来自开关的动态功耗和来自漏电的静态功耗。而动态功耗又可分为电容充放电(包括网络电容和输入负载)，还有当P/N MOS同时打开形成的瞬间短路电流；静态功耗也可分为几类：扩散区和衬底形成二极管的反偏电流(Idiode)，另外一类是关断晶体管中通过栅氧的电流(Isubthreshold)。芯片的漏电会随温度变化，所以当芯片发热时，静态功耗指数上升，另外漏电流也会随特征尺寸减少而增加。降低电压可同时降低动态功耗和静态功耗。

3)、智能调节，一般来说，供电电压和时钟速度越低，功耗就越低。然而性能也受到影响。因此，最新的微控制器和SOC开始寻求运用智能电源管理单元，自动调整工作电压与时钟速度来搭配工作负载电源管理单元通常以状态机模组的方式来管理，能够选择性地降低非关键功能的电压和时钟速度或者关闭非关键功能的电压和时钟。

4)、采用3D/光学互联，透过缩短互连线的长度并降低其电线，就能支援更小的驱动器电晶体，从而降低IC的功耗。缩短互连线长度的传统方法是增加金属层，因此目前有些芯片的金属层多达10层。然而，互连层设计最新创新成果是三维硅穿孔(TSV)，允许将记忆体芯片堆叠在处理器之上。这种技术将互连长度减少到芯片间的距离，因此不需要大功耗的驱动电晶体和长的印刷电路板互连线。然而，TSV的经济性比较差，目前大多数芯片制造商的TSV时程都处于延后状态。

有公司已经在了解如何为TSV成本/性能取得平衡的公司，该公司正提供第一款使用TSV的商用芯片。相较于在PCB板上焊接独立元件的方式，该公司采用这种具成本效益的方案不仅能降低芯片功耗，同时也提升了性能。此外，它还可为公司的客户降低BOM成本。这种技术不仅能提升性能，还能使功耗降低。另外一种前端技术是使用光学收发器。例如，IBM公司的Power7超级电脑使用从传统光学元件产生的板载光子互连。未来的芯片很可能使用Kotura公司和其它公司提供的专用光学解决方案，将光子功能转移到能够附加处理器与记忆体芯片的微型光学芯片上。

5)、试用新材料，采用更高迁移率的材料也能降低功耗。例如在标准CMOS产品线中已经加进了磁性材料，而像碳纳米管和石墨烯等‘神奇’的材料也开始被纳入研究对象。为了以铁电RAM(FRAM)制造嵌入式微控制器，TI在CMOS产品线中增加了磁性材料。从RamtronInternational公司获得授权的FRAM比起快闪记忆体更方便，因为它们既具有非挥发性，还支援随机存取。与快闪记忆体相较，非挥发性的FRAM在读写能耗方面更高效。在不远的将来，CMOS产品线还可能增加的其它近期材料包括砷化铟镓(InGaAs)。英特尔公司计划使用InGaAs增强未来三闸电晶体上的通道，据称此举可望使工作电压降低至0.5V。长期来看，碳纳米管和平面版的石墨烯很可能成为未来超低功耗元件的首选材料。但目前仍处于研究阶段。

如果无特殊说明，本发明的实施例中所采用的原料均为本领域常用的元件，实施例中所采用的方法，均为本领域的常规方法。

以上所述实施例仅表达了本发明的具体实施方式，其描述较为具体和详细，并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (10)

1.一种新型的提高系统稳定性的芯片系统，包括IO电源、MCU芯片和外部设备，所述MCU芯片上设有时钟接口、处理器+粘合逻辑模块、存储器、功耗控制单元、模拟单元和外设模块，所述外设模块与外部设备连接，其特征在于：所述MCU芯片还包括振荡电路模块、超低频环振模块、时钟生成逻辑模块、内部高频时钟、DCDC电源转换+时钟选择电路模块、频率检测模块和抗干扰逻辑模块，所述振荡电路模块、频率检测模块和抗干扰逻辑模块三者中任意两者相互连接，所述超低频环振模块与DCDC电源转换+时钟选择电路模块、频率检测模块、抗干扰逻辑模块、时钟生成逻辑模块连接，所述振荡电路模块与DCDC电源转换+时钟选择电路模块、时钟生成逻辑模块连接，所述内部高频时钟与时钟生成逻辑模块连接；所述时钟生成逻辑模块生成芯片使用时钟，所述IO电源与所述DCDC电源转换+时钟选择电路模块连接，所述DCDC电源转换+时钟选择电路模块将IO电源转换为内核电源。

2.根据权利要求1所述的新型的提高系统稳定性的芯片系统，其特征在于，所述内部高频时钟采用PLL锁相环或者内部环振电路。

3.根据权利要求1所述的新型的提高系统稳定性的芯片系统，其特征在于，DCDC电源转换+时钟选择电路模块中的DCDC电源转换元件可替换为LDO低压降线性稳压器。

4.根据权利要求1-3任一所述的新型的提高系统稳定性的芯片系统，其特征在于，所述存储器采用包括ROM或RAM或FLASH。

5.根据权利要求1-3任一所述的新型的提高系统稳定性的芯片系统，其特征在于，所述MCU芯片可以采用MSP430型号单片机。

6.根据权利要求1-3任一所述的新型的提高系统稳定性的芯片系统，其特征在于，所述外设模块采用SPI或UART或I2C等。

7.一种采用如权利要求1所述的新型的提高系统稳定性的芯片系统的方法，包括以下步骤：

1)系统上电，MCU芯片内的晶振振荡电路开始工作，依赖IO供电振荡输出的时钟A给DCDC并驱动其产生内核电压，即驱动DCDC电源转换+时钟选择电路模块中的DCDC电源转换将IO电源的直流电压转换为供芯片内部数字逻辑使用的内核电压；

2)在内核电压驱动下超低频时钟和其他使用内核电压的逻辑开始工作，即超低频环振电路模块的电路起振之后，系统关掉晶振振荡电路产生的时钟A，此时DCDC的驱动时钟来源于超低频环振电路模块产生的超低频率时钟C；该过程中DCDC的时钟来源从时钟A切换到了时钟C；

3)系统遇到外界干扰的时候，晶振振荡电路会发生异常现象，当频率检测模块检测到时钟异常之后进行步骤4)；当频率检测模块检测未检测到晶振振荡电路异常现象则持续步骤2)的DCDC的驱动时钟为时钟C的系统工作状态；

4)系统关闭晶振振荡电路模块到时钟生成逻辑模块的通道，也就是关闭时钟B，同时触发抗干扰逻辑模块重新配置晶振振荡电路来提高晶振振荡电路的驱动能力，用于抵抗相关的外界干扰；

5)当频率检测模块检测到晶振振荡电路输出稳定时钟之后再触发抗干扰逻辑模块恢复到上电初始设置，恢复时钟B给时钟生成逻辑模块使用；如晶振振荡电路仍然不稳定，则回到步骤4)；

6)系统逐渐恢复到受干扰之前的运行状态，即系统工作时时钟C作为驱动DCDC的时钟来源。

8.根据权利要求7所述的采用如权利要求1所述的新型的提高系统稳定性的芯片系统的方法，其特征在于，所述步骤3)中频率检测模块的时钟源采用超低频环振产生的时钟C作为时钟源，也可以采用芯片工作的时候的其他时钟作为时钟源。

9.根据权利要求7所述的采用如权利要求1所述的新型的提高系统稳定性的芯片系统的方法，其特征在于，所述超低频环振模块至少为2个，且每个超低频环振模块产生一个时钟与DCDC电源转换+时钟选择电路模块、时钟生成逻辑模块分别连接。

10.根据权利要求7所述的采用如权利要求1所述的新型的提高系统稳定性的芯片系统的方法，其特征在于，所述振荡电路模块产生的时钟B包含至少1个时钟。