CN106253948B - 一种基于cpld的中继器 - Google Patents

Abstract

本发明涉及网络互联设备领域，具体为一种基于CPLD的中继器，具有可靠性高，驱动能力强，完全无缝中继的优点，其包括控制电路模块、电源模块和接口电路，所述控制电路模块包括CPLD电路和速率位数选择电路，所述CPLD电路包括连接晶振OSC1的CPLD芯片U1，所述速率位数选择电路包括连接所述CPLD芯片U1的通信速率调节电路和字节位长选择电路，所述接口电路包括A侧接口电路和B侧接口电路，所述A侧接口电路包括接口CN1、A侧接口芯片，所述B侧接口电路包括接口CN2、B侧接口芯片，所述A侧接口电路与所述B侧接口电路之间通过光耦电路电气隔离。

Description

一种基于CPLD的中继器

技术领域

本发明涉及网络互联设备领域，具体为一种基于CPLD的中继器。

背景技术

中继器的作用就是在原始信号由于传输距离太长而信号强度衰弱时用来增强信号，得以延长信号传输距离。见图1所示，为8-N-1格式（下文中提到的字节都以该格式为例）的一个字节发送时RTS与TXD关系，RTS信号在TXD首次置低（起始位）时置高，在停止位发送完成后RTS置低，考虑到线路的延迟，RTS需在停止位发送完成后延时约0.5到1个数据位（1bit）的时间再置低。要实现图1中的控发转换，TXD的下降沿容易识别，难的是RTS信号高电平时长的控制。并且RTS信号在一个字节发送完毕后的高电平延长期间内就有后续字节需要发送的话，其始终要保持住高电平，直到最后字节发送结束。而市场上品种繁多的RS485中继器都是只驱动发送低电平，高电平的发送仅靠AB线上下拉实现，当网络节点较多或传输距离较远时，根本起不到增强信号的作用，尤其在发送高电平期间抗干扰能力差。

发明内容

为了解决上述问题，本发明提供了一种基于CPLD的中继器，具有可靠性高，驱动能力强，完全无缝中继的优点。

其技术方案是这样的：一种基于CPLD的中继器，其特征在于，其包括控制电路模块、电源模块和接口电路，所述控制电路模块包括CPLD电路和速率位数选择电路，所述CPLD电路包括连接晶振OSC1的CPLD芯片U1，所述速率位数选择电路包括连接所述CPLD芯片U1的通信速率调节电路和字节位长选择电路，所述接口电路包括A侧接口电路和B侧接口电路，所述A侧接口电路包括接口CN1、A侧接口芯片，所述B侧接口电路包括接口CN2、B侧接口芯片，所述A侧接口电路与所述B侧接口电路之间通过光耦电路电气隔离。

其进一步特征在于，所述A侧接口电路与所述B侧接口电路均还包括保护电路，所述保护电路包括保险丝和半导体放电管；

所述CPLD芯片U1型号为XC9572XL，所述晶振OSC1的频率为1.8432MHz；

所述控制电路模块还包括连接所述CPLD芯片U1的上电复位电路和下载接口电路；

所述接口电路还包括两路指示灯；

所述电源电路包括转5V电路、转隔离5V电路和3.3V电路，所述控制电路模块连接所述3.3V电路，所述转5V电路连接所述转隔离5V电路后给所述接口电路供电，所述3.3V用于所述控制电路模块和所述接口电路供电；

所述转5V电路包括正极连接外部9~36VDC电源的二级管D1，所述二极管D1的负极连接保险丝F1一端，所述保险丝另一端连接二极管D2的负极、电容E1一端、电容C2一端、电阻R1一端和MC3306A芯片U3的6脚，所述MC3306A芯片U3的7脚和8脚相连后连接1脚和所述电阻R1另一端，所述MC3306A芯片U3的3脚连接电容C1一端，所述MC3306A芯片U3的4脚连接所述电容C1另一端后接地，所述MC3306A芯片U3的2脚连接二极管D3的负极和电感一端，所述电感另一端连接电容E2一端、电容C3一端、电阻R34一端和二极管ZD1的负极且该节点输出+5VDC电压，所述MC3306A芯片U3的5脚连接所述电阻R34另一端和电阻R33一端，所述电阻R33另一端接地，所述转隔离5V电路包括DC-DC隔离模块DC1和DC-DC隔离模块DC2，所述DC-DC隔离模块DC1和所述DC-DC隔离模块DC2的1脚均输入所述+5VDC电压，所述DC-DC隔离模块DC1的6脚连接电容C19一端、二极管ZD2负极和电容E4一端且该节点输出VCC1电压，所述DC-DC隔离模块DC2的6脚连接电容C20一端、二极管ZD3负极和电容E5一端且该节点输出VCC2电压。

采用本发明的电路后， A侧接口电路与B侧接口电路接收到外部RS485信号转换成TTL信号，经过光耦电路电气隔离，再将TTL信号转换成RS485信号，通信速率调节电路和字节位长选择电路控制通信速率和字节位长实现精确控制RTS的时间，CPLD芯片为总处理器，实现了可靠性高，驱动能力强，完全无缝中继。

附图说明

图1为标准的RS485控发转换示意图；

图2为控制电路模块电路原理图；

图3为电源电路原理图；

图4为接口电路中A侧原理图；

图5为接口电路中B侧原理图；

图6为接口电路中指示灯电路原理图；

图7为CPLD逻辑框图；

图8为泓格7510AR中继（隔离）模块发送单字节0xFF时的TXD和RTS信号关系图；

图9为泓格7510AR模块TXD与RTS信号时长关系；

图10为RS485接口基本电路图；

图11为SN75176B差分输出电压与电流曲线；

图12为本发明中继器TXD与RTS信号关系图；

图13为本发明中继器TXD与RTS信号时长关系

图14为本发明中继器连续发送两个字节0xFF时TXD与RTS信号关系图。

具体实施方式

见图2，图3，图4，图5，图6所示，一种基于CPLD的中继器，其包括控制电路模块、电源模块和接口电路，控制电路模块包括CPLD电路和速率位数选择电路，CPLD电路包括连接晶振OSC1的CPLD芯片U1，逻辑控制、精确的时序都由其完成，CPLD芯片U1型号为XC9572XL，晶振OSC1的频率为1.8432MHz，速率位数选择电路包括连接CPLD芯片U1的通信速率调节电路和字节位长选择电路，使用一个旋拨开关SW1来选择通信速率，并使用一个2位拨码开关SW2来选择字节的位长，工业现场，一个RS485网络，其通信速率和数据定义是固定的，因此使用拨码开关并不会增加中继器使用的麻烦性，这仅在安装时操作一下而已，而目前市场上所销售的中继器都是所谓速率自适应的。

接口电路包括A侧接口电路和B侧接口电路，A侧接口电路包括接口CN1、保护电路、A侧接口芯片，B侧接口电路包括接口CN2、保护电路、B侧接口芯片，A侧接口电路与B侧接口电路之间通过光耦电路电气隔离，保护电路包括自恢复保险丝和半导体放电管，使得接口得到保护充分，半导体放电管响应速度可以和TVS管媲美，但其漏电流和节电容远小于TVS管，在一个RS485网络中如果有多个通信节点的话，使用半导体放电管不会影响总线的驱动性能和波形的完整性，具体电路如下所述：A侧接口电路的接口CN1和B侧接口电路的接口CN2，接口CN1连接自恢复保险丝PS1~PS4一端，自恢复保险丝PS1另一端连接半导体放电管TS1一端、半导体放电管TS2一端、电阻R23一端和MAX487E接口芯片U4的6脚，自恢复保险丝PS2另一端连接半导体放电管TS2另一端、半导体放电管TS3一端、电阻R24一端和MAX487E接口芯片U4的7脚，MAX487E接口芯片U4的2至4脚均连接CPLD芯片U1，自恢复保险丝PS3另一端连接半导体放电管TS4一端、半导体放电管TS5一端、电阻R25一端和MAX487E接口芯片U5的6脚，自恢复保险丝PS4另一端连接半导体放电管TS5另一端、半导体放电管TS6一端、电阻R26一端和MAX487E接口芯片U5的7脚，MAX487E接口芯片U5的2至4脚均连接CPLD芯片U1，B侧接口电路的接口CN2通过自恢复保险丝PS5~PS8、半导体放电管TS7~ TS12连接MAX487E接口芯片U6和MAX487E接口芯片U7，该部分连接结构和A侧接口电路该部分对应一致，区别在于：MAX487E接口芯片U6的2脚和3脚相连后连接三极管Q3的集电极、电阻R17一端，电阻R17另一端接地，三极管Q3的发射极输入VCC2电压、基极通过电阻R10连接高速光耦U10的5脚，高速光耦U10的6脚接VCC2电压、4脚接地、1脚接3.3V电压、3脚通过电阻R13连接CPLD芯片，MAX487E接口芯片U6的4脚连接高速光耦U11的5脚，高速光耦U11的6脚接VCC2电压、4脚接地、1脚接3.3V电压、3脚通过电阻R14连接CPLD芯片，MAX487E接口芯片U7的2脚和3脚均接地，MAX487E接口芯片U6的1脚和MAX487E接口芯片U7的1脚各自连接二输入与门U8的一个输入端，输入与门U8的输出端通过电阻R15连接高速光耦U12的3脚，高速光耦的1脚接VCC2电压、6脚接VCC1电压、4脚接地、5脚连接电阻R9一端和CPLD芯片，电阻R9另一端接3.3V电压。高速光耦U10、高速光耦U11、高速光耦U12均选用夏普公司的高速光耦PC410L，其隔离电压达到3.75KV，可响应10Mb/s的通信速率。

控制电路模块还包括连接CPLD芯片U1的上电复位电路和下载接口电路，上电复位电路包括LM809M3X芯片U2，下载接口电路包括接口J1。

接口电路还包括两路指示灯，具体包括三极管Q1和三极管Q2，三极管Q1的基极通过电阻R5连接CPLD芯片、发射极连接3.3V电压、集电极通过电阻R7连接发光二极管组HL1的一个正极，三极管Q2的基极通过电阻R6连接CPLD芯片、发射极连接3.3V电压、集电极通过电阻R8连接发光二极管组HL1的另一个正极，发光二极管组HL1的负极接地，该电路用于指示通电状态和数据流动状态。

电源电路包括转5V电路、转隔离5V电路和3.3V电路，控制电路模块连接3.3V电路，转5V电路连接转隔离5V电路后给接口电路供电，3.3V用于控制电路模块和接口电路供电；转5V电路包括正极连接外部9~36VDC电源的二级管D1，二极管D1的负极连接保险丝F1一端，保险丝另一端连接二极管D2的负极、电容E1一端、电容C2一端、电阻R1一端和MC3306A芯片U3的6脚，MC3306A芯片U3的7脚和8脚相连后连接1脚和电阻R1另一端，MC3306A芯片U3的3脚连接电容C1一端，MC3306A芯片U3的4脚连接电容C1另一端后接地，MC3306A芯片U3的2脚连接二极管D3的负极和电感一端，电感另一端连接电容E2一端、电容C3一端、电阻R34一端和二极管ZD1的负极且该节点输出+5VDC电压，MC3306A芯片U3的5脚连接电阻R34另一端和电阻R33一端，电阻R33另一端接地，转隔离5V电路包括DC-DC隔离模块DC1和DC-DC隔离模块DC2，DC-DC隔离模块DC1和DC-DC隔离模块DC2的1脚均输入+5VDC电压，DC-DC隔离模块DC1的6脚连接电容C19一端、二极管ZD2负极和电容E4一端且该节点输出VCC1电压，DC-DC隔离模块DC2的6脚连接电容C20一端、二极管ZD3负极和电容E5一端且该节点输出VCC2电压。图7为CPLD逻辑框图。

下面将本发明与现有的中继器进行比较：

图8为泓格7510AR中继（隔离）模块发送单字节0xFF时的TXD和RTS信号关系图，图9为泓格7510AR模块TXD与RTS信号时长关系，从图中可以看出，处于下方的是TXD信号，由于发送的是0xFF，TXD的波形也就是起始位，即TXD时长为1个位宽（RS485信号使用PC端串口调试助手发送，因此示波器测量值与理论值有一点点误差），上方是RTS信号。可以看出，RTS在TXD置低的同时置高，在TXD置高后延时置低，TXD的低电平只是一个字节的起始位而已，在发送后续的8个数据位和1个停止位时RTS信号早已“不管”了。

目前市场上的RS485中继器，实现方法都跟泓格7510AR一样。最简单的有直接把TXD信号取反来当RTS信号，或者用一个单稳态触发器，使RTS信号在TXD信号变高时延时置低。这类方法实现的RS485中继器的本质就是通过接口芯片驱动发送的只是TXD的低电平信号，而当TXD变高时，显然RTS已经处于逻辑0而使接口处于三态，TXD的高电平信号则使用如图10中的网络失效保护电阻R1和R2的上下拉来实现。输出驱动能力分析：以一个网络32节点（假如使用接口芯片SN75176B）来计算，所有接口负载电阻为12K/32=375Ω，那通过上下拉实现的AB间差分电压为790mV，离逻辑1的AB间差分门槛电压200mV所剩无几。若网络两端还存在两个120Ω的终端匹配电阻的话，接口负载电阻为375//120//120=51.7Ω，那此时通过上下拉实现的AB间差分电压仅为126mV，已低于200mV的门槛电压。显然这种方式实现的RS485中继器在发送高电平期间容易受到干扰导致数据错乱。图11为SN75176B差分输出电压与电流曲线，可以看出当其输出差分电压为2.5V时，输出电流可达45mA（带载能力55.5Ω）。可见通过接口芯片驱动输出和通过上下拉电阻实现发送高电平，在相同总线负载，前者的信号幅度远高于后者。这也是图7中RTS在TXD信号置高后延时约5.7us置低的原因，目的是为了总线上AB间差分电压由负转正瞬间，靠一个较强的驱动获得更陡的信号转换沿。因此，如果可以实现图1所示的RS485标准发送模式，那在整个数据的发送期间，AB间差分电压远高于±200mV的门槛电压，可大大加强了RS485网络的抗干扰能力。也把能实现这种发送的RS485中继器叫全驱型中继器。

下面是本发明中继器的分析：图12为本发明中继器TXD与RTS信号关系图，图13为本发明中继器TXD与RTS信号时长关系，图12的波形仍为发送单字节0xFF时的TXD和RTS信号关系图，处于下方的是TXD信号，TXD时长即代表一个位宽。图13为图12中每个速率所对应的实际测量波形长度值，显然，虽然TXD信号只有低电平的起始位，后续8个数据位和一个停止位都是高电平的情况下，但RTS信号始终保持的是高电平。根据RTS/TXD的倍数关系，RTS高电平信号持续到停止位结束后的0.9位左右，这个延长的近一位时间，保证了接收端数据的可靠。

再来看一下38400速率下连发两个0xFF字节的波形图，如图14所示，处于下方的还是TXD信号，可见在连续发送数据时，RTS信号始终保持高电平，并由542.5/26.01=20.86（2个8N1格式的字节共20位）可确认当第二个字节开始发送时，RTS重新开始定时，其高电平只在数据串的最后字节结束后延长近0.86位时长。

Claims (2)

1.一种基于CPLD的中继器，其特征在于，其包括控制电路模块、电源模块和接口电路，所述控制电路模块电控连接所述电源模块和所述接口电路，所述控制电路模块包括CPLD电路和速率位数选择电路，所述CPLD电路包括连接晶振OSC1的CPLD芯片U1，所述速率位数选择电路包括连接所述CPLD芯片U1的通信速率调节电路和字节位长选择电路，所述接口电路包括A侧接口电路和B侧接口电路，所述A侧接口电路包括接口CN1、电阻R9、电阻R13、电阻R14，所述接口CN1的1脚和4脚相连后连接保险丝PS1一端，所述保险丝PS1另一端连接半导体放电管TS1一端、半导体放电管TS2一端、电阻R23一端、接口芯片U4的6脚，所述半导体放电管TS1另一端接地，所述电阻R23另一端连接VCC1，所述接口CN1的2脚和5脚相连后连接保险丝PS2一端，所述保险丝PS2另一端连接所述半导体放电管TS2另一端、半导体放电管TS3一端、电阻R24一端、接口芯片U4的7脚，所述半导体放电管TS3另一端、电阻R24另一端、接口芯片U4的5脚均接地，所述接口芯片U4的1脚连接所述CPLD芯片U1的22脚、电阻R3一端，所述电阻R3另一端连接VCC1，所述接口芯片U4的2脚和3脚相连后连接所述CPLD芯片U1的21脚，所述接口芯片U4的4脚连接所述CPLD芯片U1的20脚，所述接口CN1的6脚连接保险丝PS3一端，所述保险丝PS3另一端连接半导体放电管TS4一端、半导体放电管TS5一端、电阻R25一端、接口芯片U5的6脚，所述半导体放电管TS4另一端接地，所述电阻R25另一端连接VCC1，所述接口CN1的7脚连接保险丝PS4一端，所述保险丝PS4另一端连接所述半导体放电管TS5另一端、半导体放电管TS6一端、电阻R26一端、接口芯片U5的7脚，所述半导体放电管TS6另一端、电阻R26另一端、接口芯片U5的2脚、接口芯片U5的3脚、接口芯片U5的5脚均接地，所述接口芯片U5的1脚连接电阻R4一端、所述CPLD芯片U1的23脚，所述电阻R4另一端连接VCC1，所述电阻R14一端连接所述CPLD芯片U1的39脚、另一端连接光耦U11的3脚，所述电阻R13一端连接所述CPLD芯片U1的40脚、另一端连接光耦U10的3脚，所述电阻R9一端连接3.3V、另一端连接所述CPLD芯片U1的37脚、光耦U12的5脚，所述B侧接口电路包括接口CN2，所述接口CN2的7脚和10脚相连后连接保险丝PS5一端，所述保险丝PS5另一端连接半导体放电管TS7一端、半导体放电管TS8一端、电阻R19一端、接口芯片U6的6脚，所述半导体放电管TS7另一端接地，所述电阻R19另一端连接VCC2，所述接口CN2的6脚和8脚相连后连接保险丝PS6一端，所述保险丝PS6另一端连接所述半导体放电管TS8另一端、半导体放电管TS9一端、电阻R21一端、接口芯片U6的7脚，所述半导体放电管TS9另一端、电阻R21另一端、接口芯片U6的5脚均接地，所述接口芯片U6的4脚连接电阻R12一端、所述光耦U11的5脚，所述电阻R12另一端连接VCC2，所述接口芯片U6的2脚和3脚相连后连接电阻R17一端、三极管Q3的集电极，所述电阻R17另一端接地，所述三极管Q3的发射极连接VCC2、基极连接电阻R10一端，所述电阻R10另一端连接电阻R11一端、所述光耦U10的5脚，所述电阻R11另一端连接VCC2，所述接口CN2的5脚连接保险丝PS7一端，所述保险丝PS7另一端连接半导体放电管TS10一端、半导体放电管TS11一端、电阻R20一端、接口芯片U7的6脚，所述半导体放电管TS10另一端接地，所述电阻R20另一端连接VCC2，所述接口CN2的4脚连接保险丝PS8一端，所述保险丝PS8另一端连接所述半导体放电管TS11另一端、半导体放电管TS12一端、电阻R22一端、接口芯片U7的7脚，所述半导体放电管TS12另一端、电阻R22另一端、接口芯片U7的2脚、接口芯片U7的3脚、接口芯片U7的5脚均接地，所述接口芯片U7的1脚连接电阻R16一端、二输入与门U8的一个输入端，所述接口芯片U6的1脚连接电阻R18一端、所述二输入与门U8的另一个输入端，所述电阻R16和电阻R18另一端连接VCC2，所述二输入与门U8的输出端连接电阻R15一端，所述电阻R15另一端连接所述光耦U12的3脚，所述B侧接口电路包括接口CN2、B侧接口芯片，所述A侧接口电路与所述B侧接口电路之间通过所述光耦U11、光耦U10、光耦U12电气隔离；所述CPLD芯片U1型号为XC9572XL，所述晶振OSC1的频率为1.8432MHz；所述控制电路模块还包括连接所述CPLD芯片U1的上电复位电路和下载接口电路；所述接口芯片U4、接口芯片U5、接口芯片U6、接口芯片U7型号均为MAX487EESA，所述光耦U10、光耦U11、光耦U12型号均为PC410L；所述接口CN1与所述接口CN2均为所述接口电路与外部数据的通讯接口，所述接口CN1的1脚和4脚相连、2脚和5脚相连且均为外部数据输入端，所述接口CN1的6脚和7脚为内部数据输出端，所述接口CN2的10脚和7脚相连、9脚和6脚相连且均为外部数据输入端，所述接口CN2的4脚和5脚为内部数据输出端；所述电源模块包括转5V电路、转隔离5V电路和3.3V电路，所述控制电路模块连接所述3.3V电路，所述转5V电路连接所述转隔离5V电路后给所述接口电路供电，所述3.3V用于所述控制电路模块和所述接口电路供电；所述转5V电路包括正极连接外部9~36VDC电源的二极管D1，所述二极管D1的负极连接保险丝F1一端，所述保险丝F1另一端连接二极管D2的负极、电容E1一端、电容C2一端、电阻R1一端和MC3306A芯片U3的6脚，所述二极管D2的正极、电容E1另一端、电容C2另一端均接地，所述MC3306A芯片U3的7脚和8脚相连后连接1脚和所述电阻R1另一端，所述MC3306A芯片U3的3脚连接电容C1一端，所述MC3306A芯片U3的4脚连接所述电容C1另一端后接地，所述MC3306A芯片U3的2脚连接二极管D3的负极和电感一端，所述电感另一端连接电容E2一端、电容C3一端、电阻R34一端和二极管ZD1的负极且该节点输出+5VDC电压，所述二极管ZD1的正极接地，所述二极管D3的正极、电容E2另一端、电容C3另一端接地，所述MC3306A芯片U3的5脚连接所述电阻R34另一端和电阻R33一端，所述电阻R33另一端接地，所述转隔离5V电路包括DC-DC隔离模块DC1和DC-DC隔离模块DC2，所述DC-DC隔离模块DC1和所述DC-DC隔离模块DC2的1脚均输入所述+5VDC电压，所述DC-DC隔离模块DC1的6脚连接电容C19一端、二极管ZD2负极和电容E4一端且该节点输出VCC1电压，所述DC-DC隔离模块DC2的6脚连接电容C20一端、二极管ZD3负极和电容E5一端且该节点输出VCC2电压，所述电容C19另一端、二极管ZD2的正极、电容C4另一端、电容C20另一端、二极管ZD3正极、电容E5另一端均接地，所述DC-DC隔离模块DC1和所述DC-DC隔离模块DC2均采用IF0505S-1W芯片。

2.根据权利要求1所述的一种基于CPLD的中继器，其特征在于，所述接口电路还包括两路指示灯。