CN105987722A - 一种压力传感器及其制备方法 - Google Patents

Abstract

本申请一种基于COMS电路的加速度压力传感器及其制备方法，涉及传感器制备领域，通过在ASIC衬底(设置有控制电路结构)上采用熔融键和工艺制备加速度计，再利用共晶键合工艺在上述加速度结构上继续制备压力传感器，最后采用深反应离子刻蚀工艺将上述的加速度计和压力传感器整合，进而形成垂直整合的压力传感器和加速度计结构，在大大降低芯片总体面积的同时，有效的提高了晶圆芯片的生产效率。

Description

一种压力传感器及其制备方法

技术领域

本发明涉及传感器制备领域，具体涉及一种压力传感器及其制备方法。

背景技术

随着经济社会的发展，人们对电子产品的体积及其性能的要求越来越高，尤其是针对广泛应用于汽车电子、工业控制、环境监测及生物医学等领域的MEMS(Micro-Electro Mechanical Systems，微机电系统)压力传感器要求更高，即在使得其趋于微型化的同时，还要求其性能及稳定性得到逐步的提高。

由于电容式MEMS压力传感器的物理量变化需要通过控制电路才能将其转化成电信号的变化，故在传统压力传感器的制备工艺中，一般是将独立的传感器(Pressure，简称P-Sensor)和控制电路通过封装的形式集成在一起，进而使得封装体的体积较大，且其性能及可靠性也较低，无法满足当前人们对于电子产品的需求。

为了解决上述的技术问题，当前的CMOS-MEMS芯片均是基于在IC控制电路结构制备完成后，继续在该IC控制电路结构上垂直整合传感器，以形成多功能组合的CMOS-MEMS；但上述制备的CMOS-MEMS的结构形式均为COMS+压力传感器+加速度计，即压力传感器结构与加速度计(Acceleration，简称ACC)结构之间仍然是相对独立的两套平行系统，进而使得其最终封装的体积还是较大，进而降低了产品的性能及稳定性。

发明内容

本发明记载了一种压力传感器，其中，所述压力传感器包括：

一设置有控制电路结构的ASIC衬底、基于该ASIC衬底上制备的加速度计和压力传感器；以及一连接结构；

所述压力传感器通过所述连接结构垂直整合于所述加速度计上。

上述压力传感器，其中，所述ASIC衬底包括硅基底、第一金属层和第一介质层；

所述第一介质层覆盖所述硅基底的上表面，所述第一金属层嵌入设置于所述第一介质层中，且该第一金属层的上表面暴露于所述第一介质层。

上述压力传感器，其中，所述压力传感器还包括第二介质层和硅片层；

所述第一金属层上设置有连接区和腔室区；

所述第二介质层覆盖所述第一介质层暴露的上表面和部分所述第一金属层的上表面，以将所述腔室区中的第一金属层暴露；

所述硅片层覆盖所述第二介质层的上表面，且在位于所述腔室区上方形成有若干移动块；

其中，所述第一金属层、所述第二介质层、所述硅片层和所述若干移动块构成所述加速度计。

上述压力传感器，其中，所述传感器还包括第三介质层、第二金属层、密封层和硅层；

所述第三介质层覆盖所述硅片层的部分上表面，以将所述若干移动块暴露；

所述第二金属层临近所述移动块覆盖部分所述第三介质层的上表面；

所述密封层覆盖所述第三介质层暴露的上表面和所述第二金属层上表面；

所述硅层覆盖所述密封层的上表面，并密封位于所述腔室区上方的区域，以和所述密封层、所述第二金属层、所述第三介质层、所述硅片层、所述第二介质层及所述第一金属层构成位于所述腔室区上的密封腔室；

其中，所述若干移动块位于所述密封腔室中。

上述压力传感器，其中，所述传感器还包括第三金属层、压力传感膜、第四介质层和钝化层；

所述第三金属层覆盖位于所述第一密封腔室上方的硅层的上表面；

所述压力传感膜、所述第四介质层和所述第三金属共同构成一压力传感腔；

所述钝化层覆盖所述第四介质层的表面；

其中，所述第三介质层、所述第二金属层、所述密封层、所述硅层、所述压力传感膜和所述第四介质层共同构成所述压力传感器。

上述压力传感器，其中，所述连接结构包括第一连接线和第二连接线；

所述第一连接线贯穿所述硅层和所述密封层至所述第二金属层的上表面；

所述第二连接线贯穿所述硅层、所述密封层、所述第三介质层、所述硅片层和所述第二介质层至所述连接区中的所述第一金属层的上表面。

上述压力传感器，其中，所述第一连接线和所述第二连接线上还设置有衬垫。

上述压力传感器，其中，所述第一介质层、所述第二介质层、所述第三介质层和所述第四介质层的材质均为氧化物，所述第一金属层、所述第二金属层和所述第三金属层的材质均为铝，所述连接结构的材质为钨，所述密封层的材质为锗。

上述压力传感器，其中，采用熔融键和工艺将所述硅片层设置于所述第二介质层的上表面。

上述压力传感器，其中，采用共晶键合工艺将所述硅层设置于所述第三介质层的上表面。

本申请还提供了一种制备压力传感器的方法，其中，所述方法包括：

提供一制备有控制电路的ASIC衬底；

在所述ASIC衬底上采用熔融键和工艺制备加速度计；

继续采用共晶键合工艺于所述加速度计上制备压力传感器；

其中，采用深反应离子刻蚀工艺将上述的加速度计和压力传感器垂直整合于所述ASIC衬底上。

上述制备压力传感器的方法，其中，所述方法还包括：

提供一硅基底；

于所述硅基底的上表面制备第一介质薄膜后，制备第一金属薄膜覆盖所述第一介质薄膜的上表面；

刻蚀部分所述第一金属薄膜至所述第一介质薄膜的上表面，以形成具有腔室区和连接区的第一金属层；

制备第二介质薄膜覆盖所述第一介质薄膜暴露的表面和所述第一金属层的表面；

平坦化所述第二介质薄膜至所述第一金属层的上表面，以使得所述第一介质薄膜和剩余的第二介质薄膜共同构成第一介质层；

其中，所述第一金属层嵌入设置于所述第一介质层中。

上述制备压力传感器的方法，其中，在所述ASIC衬底上采用熔融键和工艺制备所述加速度计的步骤包括：

制备第三介质薄膜覆盖所述第一金属层和所述第一介质层暴露的表面；

刻蚀部分所述第三介质薄膜至所述第一金属层上表面，以形成具有第一凹槽的第二介质层，且该第一凹槽将所述腔室区的第一金属层上表面暴露；

采用熔融键和工艺将一裸硅片键合至所述第二介质层的上表面，以密封所述第一凹槽形成第一腔室；

减薄所述裸硅片形成硅片层后，继续沉积第四介质薄膜覆盖所述硅片层的上表面，并去除部分所述第四介质薄膜至所述硅片层的上表面，形成具有第二凹槽的第三介质层，且该第二凹槽将位于所述第一腔室上方的所述硅片层的上表面暴露；

继续沉积第二金属薄膜，并去除部分所述第二金属薄膜，以将所述第二凹槽暴露，形成临近所述第二凹槽且部分覆盖所述第三介质层的第二金属层；

刻蚀部分位于所述第二凹槽底部的所述硅片层，以将所述第一腔室打开，形成位于所述第一凹槽上方的若干活动块。

上述制备压力传感器的方法，其中，采用共晶键合工艺于所述加速度计上制备压力传感器的步骤包括：

采用共晶键合工艺将一带有密封层的硅片键合至所述第二金属层和暴露的第三介质层的上表面；

对所述硅片进行减薄工艺后，形成密封所述第二凹槽的硅层和由所述第一凹槽和第二凹槽共同构成的密封腔室。

上述制备压力传感器的方法，其中，采用深反应离子刻蚀工艺将上述的加速度计和压力传感器垂直整合于所述ASIC衬底上的步骤包括：

刻蚀部分所述硅层、所述密封层至所述第二金属层的上表面，形成第一互联凹槽；

刻蚀部分所述硅层、所述密封层、所述第三介质层、所述硅片层和所述第二介质层至所述连接区中的所述第一金属层的上表面，形成第二互联凹槽；

继续于所述第一互联凹槽和所述第二互联凹槽中填充金属，以制备第一连接线和第二连接线；

继续在所述硅层上制备衬垫。

上述制备压力传感器的方法，其中，采用共晶键合工艺于所述加速度计上制备压力传感器的步骤还包括：

制备第三金属薄膜覆盖所述硅层、所述第一连接线和所述第二连接线的上表面；

去除部分所述第三金属薄膜，以将该第三金属薄膜切割为若干衬垫和第三金属层，且每个衬垫均覆盖在所述第一连接线或所述第二连接线的上方，所述第三金属层覆盖在位于所述第一密封腔室上方的硅层的上表面；

于所述第三金属层的上表面制备牺牲材料层，制备一压力传感薄膜覆盖所述牺牲材料层暴露的表面；

刻蚀所述压力传感薄膜形成若干开口，以去除所述牺牲材料层，形成由所述压力传感薄膜和所述第三金属层构成的第二腔室；

制备第四介质层覆盖所述压力传感薄膜的表面，并将所述若干开口密封，形成压力传感腔；

钝化工艺后，将所述衬垫暴露。

上述压力传感器，其中，所述第一介质层、所述第二介质层、所述第三介质层和所述第四介质层的材质均为氧化物，所述第一金属层、所述第二金属层和所述第三金属层的材质均为铝，所述连接结构的材质为钨，所述密封层的材质为锗。

本申请一种基于COMS电路的加速度压力传感器及其制备方法，通过在ASIC衬底(设置有控制电路结构)上采用熔融键和工艺(fusion bond)制备3轴加速度计，再利用共晶键合工艺(eutecticbond)在上述加速度结构上继续制备压力传感器，最后采用深反应离子刻蚀工艺(DRIE，Deep Reactive Ion Etching)将上述的加速度计和压力传感器整合，进而形成垂直整合的压力传感器和加速度计结构，在大大降低芯片总体面积的同时，有效的提高了晶圆芯片的生产效率。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。

图1为本申请实施例一中压力传感器的结构示意图；

图2～10为本申请实施例二中制备压力传感器的方法。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

实施例一：

如图1所示，一种压力传感器，可具体为压力及加速度(如3轴加速度计等)MEMS传感器，其包括：一种压力传感器，其中，所述压力传感器包括：

设置有控制电路结构(如CMOS电路等)的ASIC衬底1，优选的该ASIC衬底1包括硅基底11、第一介质层12和第一金属层13。

进一步的，上述的第一介质层12覆盖硅基底11的上表面，第一金属层13嵌入设置在第一介质层12中，且该第一金属层13与硅基底11不接触，其上表面还与第一介质层12的上表面在同一水平线行(如采用平坦化工艺使得其上表面齐平且平滑)。

优选的，如图1所示，第一金属层13上设置有连接区131和腔室区132，后续可在连接区131上制备互联结构，而在腔室区132上制备密封的腔室等。

进一步的，上述的ASIC衬底1上还覆盖有第二介质层21，即该第二介质层21覆盖上述的第一介质层12暴露的上表面和部分第一金属层13的上表面，并将位于腔室区132中的第一金属层13的上表面予以暴露，硅片层23覆盖在上述第二介质层21的上表面，并在位于腔室区132的上方设置有若干活动块28；即在基于ASIC衬底1的基础设置上，上述的第一金属层14、第二介质层21、硅片层23及若干活动块28共同构成了一加速度计2。

优选的，上述的硅片层23可采用熔融键和工艺(fusion bonding)在室温(23±2℃)的条件，通过将裸片(bare Si wafer)键合在第二介质层21上制备。

优选的，上述的第一介质层12和第二介质层21(厚度可为21～22K埃)的材质可为氧化物，第一金属层13的材质可为铝，且加速度计2为3轴加速度计。

进一步的，在上述加速度计2的结构上还垂直整合有压力传感器3，该压力传感器3包括第三介质层25、第二金属层27、密封层29、硅层30、第三金属层33、压力传感薄膜34和第四介质层35。

具体的，上述的第三介质层25覆盖在硅片层23的上表面，并将位于腔室区132上方的硅片层23部分予以暴露，第二金属层27临近上述的腔室区132的正上方部分覆盖在第三介质层25的上表面，密封层29覆盖上述第三介质层25暴露的上表面和第二金属层27的上表面，硅层30则覆盖上述的密封层29的上表面，并将位于上述腔室区132上方的空腔密封，进而形成密封腔室20(该密封腔室20由第一金属层13、第二介质层21、硅片层23、第三介质层25、第二金属层27、密封层29和硅层30共同构成)。

优选的，上述的第三介质层25的材质可为氧化物，第二金属层27的材质可为铝，密封层29的材质为锗。

优选的，上述的硅层30和密封层29可采用共晶键合工艺(eutectic bonding)将一带有锗密封圈(Ge seal ring)的硅片(Siwafer)键合至上述的第三介质层25及第二金属层27上制备。

优选的，上述的硅片层23的厚度在40um左右(如40um)，第三介质层25的厚度在1k埃左右(如1k埃)，第二金属层27的厚度在9k埃左右(如9k埃)，硅层30的厚度在30～40um(如30um、34um、38um或40um等)。

进一步的，上述的硅片层在位于上述密封腔室20上方的部分其上表面还覆盖有第三金属层33，压力传感薄膜34覆盖位于上述第三金属层33两侧的硅层30的上表面，且该压力传感薄膜34位于第三金属层33上方的部分与该第三金属层33形成具有若干开口的腔室，第四介质层35覆盖在上述压力传感薄膜34的表面，并将上述开口密封，以和第三金属层33及压力传感薄膜34共同构成压力传感腔36。

优选的，上述的第三金属33的材质可为铝，压力传感薄膜34的材质可为锗化硅，第四介质层35的材质可为氧化物。

进一步的，上述的压力传感器还包括连接结构31，并通过该连接结构31将上述的压力传感器3垂直整合于加速度计2上，该连接结构包括第一连接线311和第二连接线312；且该第一连接线311垂直贯穿上述的硅层30和密封层29至第二金属层27的上表面，第二连接线312垂直贯穿硅层30、密封层29、第三介质层25、硅片层23和第二介质层21至位于连接区131中的第一金属层13的上表面。

进一步的，上述的每个第一连接线311和第二连接线312的上方还均设置有衬垫32，且相邻的衬垫32之间均设置有绝缘结构(可在制备上述的第四介质层35的同时，制备该绝缘结构)。

优选的，上述的第一连接线311和第二连接线312的材质均可为钨，衬垫32的材质为铝(上述的衬垫32的材质要和通过连接结构31与其连接的金属层的材质相同)。

进一步的，上述压力传感器3上还制备有钝化层37，该钝化层37覆盖上述第四介质层35的表面，并将上述的衬垫32暴露。

实施例二

图2～10为本申请实施例二中制备压力传感器的方法，如图2～10所示，所述方法包括：

首先，提供一制备有控制电路(如COMS电路)的ASIC衬底1；该ASIC衬底1的制备工艺具体为：提供一硅基底11，在该硅基底11的上表面依次沉积第一介质薄膜和第一金属薄膜后，刻蚀部分该第一金属薄膜至第一介质薄膜的上表面，以形成具有连接区131和腔室区132的第一金属层13(其材质可为铝)；继续沉积第二介质薄膜覆盖上述的第一金属层13及第一介质薄膜暴露的表面后，平坦化该第二介质薄膜至第一金属层13的上表面，进而使得上述的第一介质薄膜和剩余的第二介质薄膜共同构成第一介质层12(其材质可为氧化物)，且上述的第一金属层13嵌入设置在该第一介质层12中，并将该第一金属层13的上表面予以暴露，进而形成如图2所示的结构。

优选的，上述的ASIC衬底1也可基于设置有控制电路如CMOS的半导体衬底，通过平坦化其金属层间介质层(Inter Metal Dielectric，简称IMD)，继续图案化工艺(pattern)和刻蚀工艺，使得其顶部金属(top metal)的表面予以暴露，进而形成该ASIC衬底1。

其次，沉积30k埃左右的第三介质薄膜层覆盖上述的第一金属层13和第一介质层12暴露的上表面后，采用平坦化工艺(如CMP等)去除部分的第三介质薄膜层的同时，使剩余的第三介质薄膜层的上表面平滑(mirror surface)，并继续刻蚀部分剩余的第三介质薄膜层至位于腔室区132中的第一金属层13的上表面，进而形成具有第一凹槽22的第二介质层21(该第二介质层21的材质也可为氧化物，其与上述第一介质层12的材质相同)，进而形成如图3所示的结构。

优选的，上述的第二介质层的厚度在21k埃～22k埃(如21k埃、21.5k埃或22k埃等)之间，且第一凹槽22将上述第一金属层13的腔室区132的上表面暴露，以用于后续密封腔室的制备。

之后，在室温(room temperature，如23±2℃)的条件下，采用熔融键合工艺(fusion bonding)将裸片(bare Si wafer)键合至上述的第二介质层21的上表面，同时将上述的第一凹槽22密封，形成位于上述腔室区132上方的第一腔室24；继续对上述的裸片进行减薄工艺(grinding bare Si wafer)，进而形成厚度在40um左右(优选的为40um)的硅片层23，即形成如图4所示的结构。

进一步的，继续沉积1k埃左右的第三介质薄膜覆盖上述的硅片层23的上表面，图形化工艺后刻蚀部分该第三介质薄膜至位于上述第一腔室24上方的硅片层23的上表面，进而形成具有第二凹槽26的第二介质层25(该第二介质层25的厚度为1k埃左右，优选的为1k埃)，且该第二凹槽26位于第一腔室24的正上方，其尺寸也与其匹配，以便于后续制备密封腔室，即形成如图5所示的结构。

进一步的，沉积第二金属薄膜(其材质可为铝等)，继续图案化工艺及刻蚀工艺，以去除部分该第二金属薄膜，进而形成临近上述第二凹槽26部分覆盖第三介质层25的第二金属层27(即该第二金属层27(该第二金属层27的厚度在9k埃左右，优选的为9k埃)将上述的第二凹槽26暴露，并覆盖作为该第二凹槽26侧壁的第三介质层的表面，使得第二金属层27的一侧侧壁与该第二凹槽26的侧壁处在同一平面上，同时将远离该第二凹槽26的部分第三介质层25的表面予以暴露)，即形成如图6所示的结构。

优选的，上述的第一金属层13、第二介质层21、硅片层23和若干活动块28共同构成一加速计2(如3轴加速度计等)。

进一步的，继续采用图案化工艺后，采用深反应离子刻蚀工艺(DRIE)部分去除位于上述第二凹槽26底部的硅片层23，以形成制备加速度计所必备的若干活动块(motion structure)28，进而将上述第一腔室打开，形成如图7所示的结构。

进一步的，采用共晶键合工艺(eutectic bonding)将一代用锗密封圈(Ge seal ring)的硅片(Si wafer)键合至上述的第二金属27和第三介质层25的表面后，将该硅片减薄至30～40um(如30um、32um、36um或40um等)，进而形成将上述的第二凹槽26顶部密封的硅层30(该密封腔室20由第一金属层13、第二介质层21、硅片层23、第三介质层25、第二金属层27、密封层29(材质为锗化硅)和硅层30共同构成)，即形成如图8所示的结构。

优选的，上述的密封层29覆盖第二金属层27的表面和第三介质层25暴露的表面，硅层30覆盖在密封层29的上表面，并密封上述的第二凹槽26的顶部开口端。

进一步的，继续采用深反应离子刻蚀工艺垂直刻蚀部分上述的硅层30、密封层29至第二金属层27的上表面，形成第一互联凹槽；同时垂直刻蚀另一部分的硅层30、密封层29、第三介质层25、硅片层23和第二介质层21至位于连接区132中的第一金属层13的上表面，形成第二互联凹槽；继续于上述的第一互联凹槽和第二互联凹槽中填充金属(如钨等)，以制备第一连接线311和第二连接线312(contact metal)；在继续沉积第三金属薄膜，图案化工艺后，刻蚀部分该第三金属薄膜至硅层30的上表面，以使得位于上述第一互连线311或第二互连线312上方的剩余第三金属薄膜作为其衬垫32(相邻的衬垫32之间绝缘)，而位于上述密封腔室20上方的剩余第三金属薄膜作为第三金属层33，进而形成如图9所示的结构。

最后，在第三金属层33的上表面制备牺牲材料层，制备一压力传感薄膜34覆盖该牺牲材料层暴露的表面，以将其完全包裹；继续刻蚀该压力传感薄膜34形成若干开口，以去除其所包裹的牺牲材料层，并形成由压力传感薄膜34和第三金属层33构成的第二腔室；制备第四介质层35覆盖上述的压力传感薄膜34的表面，并将上述的若干开口密封，形成压力传感腔36；继续钝化工艺后，形成覆盖在第四介质层35上的钝化层37，并利用刻蚀工艺刻蚀部分上述的钝化层37和第四介质层35，以将上述的衬垫32的上表面予以暴露，进而形成MEMS压力传感器，即如图10所示的结构。

优选的，上述的第三介质层25、第二金属层27、密封层29、硅层30、第三金属层33、压力传感薄膜34和第四介质层35共同构成压力传感器3，而第一连接线311和第二连接线312构成连接结构31，上述压力传感器3(电容式压力传感器)通过该连接结构31垂直整合于上述加速度计2的上方，进而使得制备的MEMS传感器的面积大大减小，甚至使得其总体的芯片面积可缩小为原来面积的二分之一。

综上所述，本申请一种基于COMS电路的加速度压力传感器及其制备方法，通过在ASIC衬底(设置有控制电路结构)上采用熔融键和工艺制备3轴加速度计，再利用共晶键合工艺在上述加速度结构上继续制备压力传感器，最后采用深反应离子刻蚀工艺将上述的加速度计和压力传感器整合，进而形成垂直整合的压力传感器和加速度计结构，在大大降低芯片总体面积的同时，有效的提高了晶圆芯片的生产效率。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (17)

1.一种压力传感器，其特征在于，所述压力传感器包括：

一设置有控制电路结构的ASIC衬底、基于该ASIC衬底上制备的加速度计和压力传感器；以及一连接结构；

所述压力传感器通过所述连接结构垂直整合于所述加速度计上。

2.如权利要求1所述压力传感器，其特征在于，所述ASIC衬底包括硅基底、第一金属层和第一介质层；

所述第一介质层覆盖所述硅基底的上表面，所述第一金属层嵌入设置于所述第一介质层中，且该第一金属层的上表面暴露于所述第一介质层。

3.如权利要求2所述压力传感器，其特征在于，所述压力传感器还包括第二介质层和硅片层；

所述第一金属层上设置有连接区和腔室区；

所述第二介质层覆盖所述第一介质层暴露的上表面和部分所述第一金属层的上表面，以将所述腔室区中的第一金属层暴露；

所述硅片层覆盖所述第二介质层的上表面，且在位于所述腔室区上方形成有若干移动块。

4.如权利要求3所述压力传感器，其特征在于，所述传感器还包括第三介质层、第二金属层、密封层和硅层；

所述第三介质层覆盖所述硅片层的部分上表面，以将所述若干移动块暴露；

所述第二金属层临近所述移动块覆盖部分所述第三介质层的上表面；

所述密封层覆盖所述第三介质层暴露的上表面和所述第二金属层上表面；

所述硅层覆盖所述密封层的上表面，并密封位于所述腔室区上方的区域，以和所述密封层、所述第二金属层、所述第三介质层、所述硅片层、所述第二介质层及所述第一金属层构成位于所述腔室区上的密封腔室；

其中，所述若干移动块位于所述密封腔室中。

5.如权利要求4所述压力传感器，其特征在于，所述传感器还包括第三金属层、压力传感膜和第四介质层；

所述第三金属层覆盖位于所述第一密封腔室上方的硅层的上表面；

所述压力传感膜、所述第四介质层和所述第三金属共同构成一压力传感腔。

6.如权利要求5所述压力传感器，其特征在于，所述连接结构包括第一连接线和第二连接线；

所述第一连接线贯穿所述硅层和所述密封层至所述第二金属层的上表面；

所述第二连接线贯穿所述硅层、所述密封层、所述第三介质层、所述硅片层和所述第二介质层至所述连接区中的所述第一金属层的上表面。

7.如权利要求6所述压力传感器，其特征在于，所述第一连接线和所述第二连接线上还设置有衬垫。

8.如权利要求7所述压力传感器，其特征在于，所述第一介质层、所述第二介质层、所述第三介质层和所述第四介质层的材质均为氧化物，所述第一金属层、所述第二金属层和所述第三金属层的材质均为铝，所述连接结构的材质为钨，所述密封层的材质为锗。

9.如权利要求3所述压力传感器，其特征在于，采用熔融键和工艺将所述硅片层设置于所述第二介质层的上表面。

10.如权利要求4所述压力传感器，其特征在于，采用共晶键合工艺将所述硅层设置于所述第三介质层的上表面。

11.一种制备压力传感器的方法，其特征在于，所述方法包括：

提供一制备有控制电路的ASIC衬底；

在所述ASIC衬底上采用熔融键和工艺制备加速度计；

继续采用共晶键合工艺于所述加速度计上制备压力传感器；

其中，采用深反应离子刻蚀工艺将上述的加速度计和压力传感器垂直整合于所述ASIC衬底上。

12.如权利要求11所述制备压力传感器的方法，其特征在于，所述方法还包括：

提供一硅基底；

于所述硅基底的上表面制备第一介质薄膜后，制备第一金属薄膜覆盖所述第一介质薄膜的上表面；

刻蚀部分所述第一金属薄膜至所述第一介质薄膜的上表面，以形成具有腔室区和连接区的第一金属层；

制备第二介质薄膜覆盖所述第一介质薄膜暴露的表面和所述第一金属层的表面；

平坦化所述第二介质薄膜至所述第一金属层的上表面，以使得所述第一介质薄膜和剩余的第二介质薄膜共同构成第一介质层；

其中，所述第一金属层嵌入设置于所述第一介质层中。

13.如权利要求12所述制备压力传感器的方法，其特征在于，在所述ASIC衬底上采用熔融键和工艺制备所述加速度计的步骤包括：

制备第三介质薄膜覆盖所述第一金属层和所述第一介质层暴露的表面；

刻蚀部分所述第三介质薄膜至所述第一金属层上表面，以形成具有第一凹槽的第二介质层，且该第一凹槽将所述腔室区的第一金属层上表面暴露；

采用熔融键和工艺将一裸硅片键合至所述第二介质层的上表面，以密封所述第一凹槽形成第一腔室；

减薄所述裸硅片形成硅片层后，继续沉积第四介质薄膜覆盖所述硅片层的上表面，并去除部分所述第四介质薄膜至所述硅片层的上表面，形成具有第二凹槽的第三介质层，且该第二凹槽将位于所述第一腔室上方的所述硅片层的上表面暴露；

继续沉积第二金属薄膜，并去除部分所述第二金属薄膜，以将所述第二凹槽暴露，形成临近所述第二凹槽且部分覆盖所述第三介质层的第二金属层；

刻蚀部分位于所述第二凹槽底部的所述硅片层，以将所述第一腔室打开，形成位于所述第一凹槽上方的若干活动块。

14.如权利要求13所述制备压力传感器的方法，其特征在于，采用共晶键合工艺于所述加速度计上制备压力传感器的步骤包括：

采用共晶键合工艺将一带有密封层的硅片键合至所述第二金属层和暴露的第三介质层的上表面；

对所述硅片进行减薄工艺后，形成密封所述第二凹槽的硅层和由所述第一凹槽和第二凹槽共同构成的密封腔室。

15.如权利要求14所述制备压力传感器的方法，其特征在于，采用深反应离子刻蚀工艺将上述的加速度计和压力传感器垂直整合于所述ASIC衬底上的步骤包括：

刻蚀部分所述硅层、所述密封层至所述第二金属层的上表面，形成第一互联凹槽；

刻蚀部分所述硅层、所述密封层、所述第三介质层、所述硅片层和所述第二介质层至所述连接区中的所述第一金属层的上表面，形成第二互联凹槽；

继续于所述第一互联凹槽和所述第二互联凹槽中填充金属，以制备第一连接线和第二连接线；

继续在所述硅层上制备衬垫。

16.如权利要求15所述制备压力传感器的方法，其特征在于，采用共晶键合工艺于所述加速度计上制备压力传感器的步骤还包括：

制备第三金属薄膜覆盖所述硅层、所述第一连接线和所述第二连接线的上表面；

去除部分所述第三金属薄膜，以将该第三金属薄膜切割为若干衬垫和第三金属层，且每个衬垫均覆盖在所述第一连接线或所述第二连接线的上方，所述第三金属层覆盖在位于所述第一密封腔室上方的硅层的上表面；

于所述第三金属层的上表面制备牺牲材料层，制备一压力传感薄膜覆盖所述牺牲材料层暴露的表面；

刻蚀所述压力传感薄膜形成若干开口，以去除所述牺牲材料层，形成由所述压力传感薄膜和所述第三金属层构成的第二腔室；

制备第四介质层覆盖所述压力传感薄膜的表面，并将所述若干开口密封，形成压力传感腔；

钝化工艺后，将所述衬垫暴露。

17.如权利要求16所述压力传感器，其特征在于，所述第一介质层、所述第二介质层、所述第三介质层和所述第四介质层的材质均为氧化物，所述第一金属层、所述第二金属层和所述第三金属层的材质均为铝，所述连接结构的材质为钨，所述密封层的材质为锗。