CN105932034B - 增加esd保护的led芯片及其制造方法 - Google Patents
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Abstract
增加ESD保护的LED芯片及其制造方法，涉及LED的生产技术领域。本发明在P极焊盘和第一绝缘层之间的透明导电层上设置图形化的a‑Si层；在部分第一绝缘层和部分图形化的a‑Si层上设置图形化的Drain极层；在透明导电层和另一部分图形化的a‑Si层设置图形化的Source极层；在透明导电层和图形化的Source极层、裸露的a‑Si层、部分图形化的Drain极层上设置第二绝缘层。本发明为可极大提升芯片ESD防护效果，为目前正装结构芯片提供一种具有ESD防护功能结构，该结构相对传统的齐纳二极管组方式更为简单，易于生产，也利于降低生产成本。
Description
技术领域
本发明涉及LED的生产技术领域。
背景技术
LED芯片在其制造和操作期间对于静电压是敏感的，当LED芯片电极间静电压过高时，会在正负电极之间瞬间放电，对LED芯片造成永久损伤。因此LED芯片需要ESD保护。
目前常规的LED的ESD防护结构是采用相对的一组齐纳二极管，该ESD防护结构常见于倒装结构LED芯片，由于其需要使用到齐纳二极管制造工艺，无法集成在LED芯片制造工艺中，常见结构都是芯片外接一个独立的齐纳管组作为ESD防护电路。
发明内容
本发明目的是提出采用Mos绝缘栅场效应晶体管作为ESD防护电路的增加ESD保护LED芯片的两种技术方案。
方案一：本发明包括外延设置在衬底上的具有上台阶面和下台阶面的N型层，在N型层的上台阶面上依次设置有源层、P型层和透明导电层，在部分透明导电层上设置P极焊盘；其特征在于在N型层的部分下台阶面上和另一部分透明导电层上，以及两者之间的P型层、有源层、N型层侧面设置第一绝缘层；在P极焊盘和第一绝缘层之间的透明导电层上设置图形化的a-Si层；在部分第一绝缘层和部分图形化的a-Si层上设置图形化的Drain极层；在透明导电层和另一部分图形化的a-Si层设置图形化的Source极层；在透明导电层和图形化的Source极层、裸露的a-Si层、部分图形化的Drain极层上设置第二绝缘层；在第二绝缘层和裸露的N型层的下台阶面上，以及两者之间的第一绝缘层、图形化的Drain极层上设置N极焊盘。
本发明的以上产品结构为可极大提升芯片ESD防护效果，为目前正装结构芯片提供一种具有ESD防护功能结构，该结构相对传统的齐纳二极管组方式更为简单，易于生产，也利于降低生产成本。
本发明ESD防护原理：本发明LED芯片只有在出现Vn>Vp时才会出现静电击穿的可能，而Vnp=Vgs，当Vgs（栅源电压）>Vt（开启电压）时，Mos管导通，释放PN间静电，达到静电防护的目的。
以上Vn代表：N极电势；Vp代表：P极电势；Vnp代表：N、P之间电势差；Vgs代表：栅源电压；Vt代表：开启电压。
进一步地，本发明还可在图形化的a-Si层和透明导电层之间、在图形化的Source极层和透明导电层之间分别设置反射层。所述反射层的原材料为以Ag、Al、Rh 为主体反射金属材料，配以Cr、Ni、Pt、Au、W、Ti中的至少一种材料。
由于Si材料吸光厉害，增加反射层可以减少ESD防护区域光吸收，将入射该部分的光反射回芯片内部，从芯片其他透明区域出射，增加芯片亮度。
所述图形化的a-Si层厚度为200～20000埃。更厚的a-Si厚度不利于Drain和Source极覆盖，更薄a-Si会无法提供足够的载流子导通Drain极和Source极，释放静电。
所述图形化的Drain极层厚度为500～2000埃。更薄的厚度无法形成足够的导电通路释放静电，而且在Base极的台阶处会出现覆盖不良异常；更厚的Drain极材料不利于蚀刻过程控制以及降低生产成本。
所述图形化的Source极层厚度为500～2000埃。更薄的厚度无法形成足够的导电通路释放静电，而且在Base极的台阶处会出现覆盖不良异常；更厚的Source极材料不利于蚀刻过程控制以及降低生产成本。
本发明另一目的是提出以上产品的制造方法，其步骤包括：
1）在衬底的同一侧外延制作包括N型层、有源层和P型层的外延片；
2）在外延片上，刻蚀去掉部分P型层和有源层，直至形成具有上台阶面和下台阶面的N型层；
3）在P型层上制作形成与P型层欧姆接触的透明导电层；
4）在N型层的部分下台阶面上和部分透明导电层上，以及两者之间的P型层、有源层、N型层侧面制作形成第一绝缘层；
5）在位于透明导电层上方的第一绝缘层一侧，采用PECVD沉积，经蚀刻形成图形化的a-Si层；
6）在部分第一绝缘层和部分图形化的a-Si层上，采用PECVD沉积，经蚀刻形成图形化的Drain极层；在透明导电层和另一部分图形化的a-Si层上，采用PECVD沉积，经蚀刻形成图形化的Source极层；
7）在透明导电层和图形化的Source极层、裸露的a-Si层、部分图形化的Drain极层上制作形成第二绝缘层；
8）在第二绝缘层和裸露的N型层的下台阶面上，以及两者之间的第一绝缘层、图形化的Drain极层上制作形成N极焊盘；在裸露的透明导电层上制作形成P极焊盘。
本发明工艺集成了现有的LED芯片制造流程，易于批量生产。本生产流程参考TFT（薄膜晶体管）成熟的生产工艺，其中PECVD生产a-Si的工艺已经是成熟工艺，而且PECVD为LED芯片产线必备设备，无需添加新的设备，易于完成生产转产。
另外，本发明还可在步骤5）之前，先于第一绝缘层一侧的透明导电层上制作形成反射层后，再制作图形化的a-Si层和图形化的Source极层。以使产品中在图形化的a-Si层和透明导电层之间、在图形化的Source极层和透明导电层之间分别设置反射层。
步骤5）中，形成的图形化的a-Si层厚度为200～20000埃。
步骤6）中，形成的图形化的Drain极层厚度为500～2000埃。
步骤6）中，形成的图形化的Source极层厚度为500～2000埃。
本发明采用Mos绝缘栅场效应晶体管作为ESD防护电路的增加ESD保护LED芯片的另一方案是：
本发明包括外延设置在衬底上的具有上台阶面和下台阶面的N型层，在N型层的上台阶面上依次设置有源层、P型层和透明导电层，其特征在于在N型层的部分下台阶面上和部分透明导电层上，以及两者之间的P型层、有源层、N型层侧面设置第一绝缘层；在透明导电层上方的部分第一绝缘层上设置图形化的a-Si层，在透明导电层上方的另一部分第一绝缘层上和部分图形化的a-Si层上设置图形化的Source极层，在另一部分图形化的a-Si层和部分第一绝缘层上设置图形化的Drain极层；在图形化的Source极层、图形化的Drain极层以及图形化的Source极层和图形化的Drain极层之间的图形化的a-Si层上设置第二绝缘层；在部分第二绝缘层上方设置G2层，在部分G2层和另一部分第二绝缘层上方设置第三绝缘层；在部分第三绝缘层上方设置G1层；在透明导电层上和部分G1层上，以及两者之间的第一绝缘层、图形化的Source极层、第二绝缘层、第三绝缘层的侧壁设置P极焊盘；在N型层的部分下台阶面上和部分第三绝缘层上，以及两者之间的第一绝缘层、图形化的Drain极层、第二绝缘层和G2层侧壁设置N极焊盘。
本发明的第二方案产品结构同样为可极大提升芯片ESD防护效果，为目前正装结构芯片提供一种具有ESD防护功能结构，该结构相对传统的齐纳二极管组方式更为简单，易于生产，也利于降低生产成本。
优选的，在第一绝缘层和透明导电层之间设置金属反射层。
进一步优选的，所述反射层的原材料为以Ag、Al、Rh 为主体反射金属材料，配以Cr、Ni、Pt、Au、W、Ti的至少一种材料。
同样，所述图形化的a-Si层厚度为200～20000埃。更厚的a-Si厚度不利于Drain和Source极覆盖，更薄a-Si会无法提供足够的载流子导通Drain极和Source极，释放静电。
所述图形化的Drain极层厚度为500～2000埃。更薄的厚度无法形成足够的导电通路释放静电，而且在Base极的台阶处会出现覆盖不良异常；更厚的Drain极材料不利于蚀刻过程控制以及降低生产成本。
所述图形化的Source极层厚度为500～2000埃。更薄的厚度无法形成足够的导电通路释放静电，而且在Base极的台阶处会出现覆盖不良异常；更厚的Source极材料不利于蚀刻过程控制以及降低生产成本。
为了实现方案二产品，其方法步骤是：
1）在衬底的同一侧外延制作包括N型层、有源层和P型层的外延片；
2）在外延片上，刻蚀去掉部分P型层和有源层，直至形成具有上台阶面和下台阶面的N型层；
3）在P型层上制作形成与P型层欧姆接触的透明导电层；
4）在N型层的部分下台阶面上和部分透明导电层上，以及两者之间的P型层、有源层、N型层侧面制作形成第一绝缘层；
5）在位于透明导电层上方的第一绝缘层上，采用PECVD沉积，经蚀刻形成图形化的a-Si层；
6）在透明导电层上方的另一部分第一绝缘层上和部分图形化的a-Si层上，采用PECVD沉积，经蚀刻形成图形化的Source极层；
在另一部分图形化的a-Si层和部分第一绝缘层上，采用PECVD沉积，经蚀刻形成图形化的Drain极层；
7）在图形化的Source极层、图形化的Drain极层以及图形化的Source极层和图形化的Drain极层之间的图形化的a-Si层上制作形成第二绝缘层；
8）在部分第二绝缘层上方设置G2层，在部分G2层和另一部分第二绝缘层上方制作形成第三绝缘层；
9）在部分第三绝缘层上方制作形成G1层；
10）在透明导电层上和部分G1层上，以及两者之间的第一绝缘层、图形化的Source极层、第二绝缘层、第三绝缘层的侧壁制作形成P极焊盘；
在N型层的部分下台阶面上和部分第三绝缘层上，以及两者之间的第一绝缘层、图形化的Drain极层、第二绝缘层和G2层侧壁制作形成N极焊盘。
本工艺集成了现有的LED芯片制造流程，易于批量生产。本生产流程参考TFT（薄膜晶体管）成熟的生产工艺，其中PECVD生产a-Si的工艺已经是成熟工艺，而且PECVD为LED芯片产线必备设备，无需添加新的设备，易于工作业生产。
在步骤4）之前，先部分透明导电层上制作形成金属反射层后，再制作图形化的a-Si层和图形化的Source极层。
以上两个方案中，在工艺步骤5）中采用SiH4和H2为反应气体进行PECVD沉积，所述步骤6）中采用SiH4、PH5和H2为反应气体进行PECVD沉积经蚀刻形成图形化的Drain极层；采用SiH4、PH5和H2为反应气体进行PECVD沉积经蚀刻形成图形化的Source极层。
附图说明
图1至图7为本发明的制作过程图。
图8为实施例1形成的产品结构示意图。
图9为实施例2形成的产品结构示意图。
图10为实施例3形成的产品结构示意图。
图11为实施例3产品的等效电路图。
图12为实施例4形成的产品结构示意图。
具体实施方式
一、实施例1：
1、在一衬底1上依次外延形成具有N-GaN层2、有源层3和P-GaN层4的外延片。如图1所示。
2、在外延片的P-GaN层4之上，通过光刻、刻蚀的方式，刻蚀掉部分P-GaN层4和有源层3，直至暴露出N-GaN层2，以使N-GaN层2具有上台阶面和下台阶面。如图2所示。
3、在P-GaN层4之上，采用材料例如ITO、ZnO等，使用蒸镀或者溅镀的方式沉积透明导电层5，并同过高温合金的方式使该透明导电层5和P-GaN层4形成欧姆接触。如图3所示。
4、在芯片上，采用SiO2或SiN等材料，利用PECVD沉积形成绝缘层，再经光刻、湿法或者干法蚀刻的方式形成在N-GaN层2的部分下台阶面上和部分透明导电层5上，以及两者之间的P-GaN层4、有源层3、N-GaN层2侧面的第一绝缘层6。如图4所示。
5、在第一绝缘层6上，以SiH4和H2为反应气体，采用PECVD法沉积形成厚度为200～20000埃的a-Si层。再通过光刻、湿法或者干法蚀刻的方式形成图形化的a-Si层7，该图形化的a-Si层7只位于透明导电层5上方的第一绝缘层6的一侧，该层作为Mos管的Base极。如图5所示。
6、在第一绝缘层6、图形化的a-Si层7和透明导电层5上，以SiH4、PH5和H2为反应气体，采用PECVD法沉积一层Drain层，再经光刻、湿法或者干法蚀刻手段的方式形成图形化的厚度为500～2000埃的Drain极层8，该图形化的Drain极层位于部分第一绝缘层6和部分图形化的a-Si层7上。
再在第一绝缘层6、图形化的a-Si层7、图形化的Drain极层8和透明导电层5上，以SiH4、PH5和H2为反应气体，采用PECVD法沉积一层厚度为500～2000埃的Source层，再经光刻、湿法或者干法蚀刻手段的方式形成图形化的Source极层9，该图形化的Source极层9位于透明导电层5和另一部分图形化的a-Si层7上。
形成半制品如图6所示。
7、在第一绝缘层6、图形化的Drain极层8、裸露的图形化的a-Si层7、图形化的Source极层9和裸露的透明导电层5上，以SiO2或SiN为材料，采用PECVD沉积法形成一层绝缘层。再经光刻、湿法或者干法蚀刻手段的方式形成第二绝缘层10，第二绝缘层10设置在透明导电层5和图形化的Source极层9、a-Si层7和部分图形化的Drain极层8上。如图7所示。
8、在芯片正面采用常规金属沉积金属层，经光刻、湿法或者干法蚀刻手段的方式分别形成N极焊盘11和P极焊盘12。其中，P极焊盘12设置在裸露的透明导电层5上。N极焊盘11设置在部分第二绝缘层10和裸露的N-GaN层2的下台阶面上，以及两者之间的第一绝缘层6、图形化的Drain极层8上。
形成产品如图8所示：在衬底1上设置具有上台阶面和下台阶面的N-GaN层2，在N-GaN层2的上台阶面上依次设置有源层3、P-GaN层4和透明导电层5，在部分透明导电层5上设置P极焊盘12。
在N-GaN层2的部分下台阶面上和另一部分透明导电层5上，以及两者之间的P-GaN层4、有源层3、N-GaN层2的侧面设置第一绝缘层6。
在P极焊盘12和第一绝缘层6之间的透明导电层5上设置图形化的a-Si层7，在部分第一绝缘层6和部分图形化的a-Si层7上设置图形化的Drain极层8；在透明导电层5和另一部分图形化的a-Si层7设置图形化的Source极层8；在透明导电层5和图形化的Source极层9、裸露的a-Si层7、部分图形化的Drain极层8上设置第二绝缘层10。N极焊盘11设置在第二绝缘层10和裸露的N-GaN层2的下台阶面上，以及两者之间的第一绝缘层6、图形化的Drain极层8上。
二、实施例2：
1、在一衬底1上依次外延形成具有N-GaN层2、有源层3和P-GaN层4的外延片。如图1所示。
2、在外延片的P-GaN层4之上，通过光刻、刻蚀的方式，刻蚀掉部分P-GaN层4和有源层3，直至暴露出N-GaN层2，以使N-GaN层2具有上台阶面和下台阶面。如图2所示。
3、在P-GaN层4之上，采用材料例如ITO、ZnO等，使用蒸镀或者溅镀的方式沉积透明导电层5，并同过高温合金的方式使该透明导电层5和P-GaN层4形成欧姆接触。如图3所示。
4、在芯片上，采用SiO2或SiN等材料，利用PECVD沉积形成绝缘层，再经光刻、湿法或者干法蚀刻的方式形成在N-GaN层2的部分下台阶面上和部分透明导电层5上，以及两者之间的P-GaN层4、有源层3、N-GaN层2侧面的第一绝缘层6。如图4所示。
5、在第一绝缘层6上，以Ag、Al、Rh 为主体反射金属材料，配以Cr、Ni、Pt、Au、W、Ti的一种或多种材料组合，采用蒸镀或者溅镀法沉积形成金属层。再通过光刻、湿法或者干法蚀刻的方式形成金属反射层13，该金属反射层13仅位于透明导电层5上方的第一绝缘层6的一侧，即预备制作a-Si层图形层和Source极图形的位置。
6、在第一绝缘层6、金属反射层13和透明导电层5上，以SiH4和H2为反应气体，采用PECVD法沉积形成厚度为200～20000埃的a-Si层。再通过光刻、湿法或者干法蚀刻的方式形成图形化的a-Si层7，该图形化的a-Si层7只位于靠近第一绝缘层6一侧的金属反射层13上，该层作为Mos管的Base极。
7、在第一绝缘层6、图形化的a-Si层7、裸露的金属反射层13和透明导电层5上，以SiH4、PH5和H2为反应气体，采用PECVD法沉积一层Drain层，再经光刻、湿法或者干法蚀刻手段的方式形成图形化的厚度为500～2000埃的Drain极层8，该图形化的Drain极层位于部分第一绝缘层6和部分图形化的a-Si层7上。
再在第一绝缘层6、图形化的a-Si层7、图形化的Drain极层8、裸露的金属反射层13和透明导电层5上，以SiH4、PH5和H2为反应气体，采用PECVD法沉积一层厚度为500～2000埃的Source层，再经光刻、湿法或者干法蚀刻手段的方式形成图形化的Source极层9，该图形化的Source极层9位于金属反射层13和另一部分图形化的a-Si层7上。
8、在第一绝缘层6、图形化的Drain极层8、裸露的图形化的a-Si层7、图形化的Source极层9和裸露的透明导电层5上，以SiO2或SiN为材料，采用PECVD沉积法形成一层绝缘层。再经光刻、湿法或者干法蚀刻手段的方式形成第二绝缘层10，第二绝缘层10设置在透明导电层5和图形化的Source极层9、a-Si层7和部分图形化的Drain极层8上。
9、在芯片正面采用常规金属沉积金属层，经光刻、湿法或者干法蚀刻手段的方式分别形成N极焊盘11和P极焊盘12。其中，P极焊盘12设置在裸露的透明导电层5上。N极焊盘11设置在部分第二绝缘层10和裸露的N-GaN层2的下台阶面上，以及两者之间的第一绝缘层6、图形化的Drain极层8上。
制成的产品如图9所示：其它同例1，不同点仅是：在图形化的a-Si层10和透明导电层5之间、在图形化的Source极层9和透明导电层5之间分别设置金属反射层13。由于Si材料吸光厉害，增加反射层可以减少ESD防护区域光吸收，将入射该部分的光反射回芯片内部，从芯片其他透明区域出射，可以增加芯片亮度2-3%。
另外，在各例制成N极焊盘11和P极焊盘12后，还可使用PECVD、光刻、蚀刻的方式沉积钝化层。
三、实施例3：
1、在一衬底1上依次外延形成具有N-GaN层2、有源层3和P-GaN层4的外延片。如图1所示。
2、在外延片的P-GaN层4之上，通过光刻、刻蚀的方式，刻蚀掉部分P-GaN层4和有源层3，直至暴露出N-GaN层2，以使N-GaN层2具有上台阶面和下台阶面。如图2所示。
3、在P-GaN层4之上，采用材料例如ITO、ZnO等，使用蒸镀或者溅镀的方式沉积透明导电层5，并同过高温合金的方式使该透明导电层5和P-GaN层4形成欧姆接触。如图3所示。
4、在芯片上，采用SiO2或SiN等材料，利用PECVD沉积形成绝缘层，再经光刻、湿法或者干法蚀刻的方式形成在N-GaN层2的部分下台阶面上和部分透明导电层5上，以及两者之间的P-GaN层4、有源层3、N-GaN层2侧面的第一绝缘层6。如图4所示。
5、在透明导电层5和第一绝缘层6上，以SiH4和H2为反应气体，采用PECVD法沉积形成厚度为200～20000埃的a-Si层。再通过光刻、湿法或者干法蚀刻的方式形成图形化的a-Si层7，该图形化的a-Si层7只位于透明导电层5上方的第一绝缘层6上方，该层作为Mos管的Base极。
6、在透明导电层5、裸露的第一绝缘层6和图形化的a-Si层7上，以SiH4、PH5和H2为反应气体，采用PECVD法沉积一层厚度为500～2000埃的Source层，再经光刻、湿法或者干法蚀刻手段的方式形成图形化的Source极层9，该图形化的Source极层9位于部分图形化的a-Si层7和部分第一绝缘层6上方。
在透明导电层5、裸露的图形化的a-Si层7和图形化的Source极层9上，以SiH4、PH5和H2为反应气体，采用PECVD法沉积一层Drain层，再经光刻、湿法或者干法蚀刻手段的方式形成图形化的厚度为500～2000埃的Drain极层8，该图形化的Drain极层8位于部分图形化的a-Si层和部分第一绝缘层6上，并且在图形化的Source极层9和图形化的Drain极层8之间留有部分裸露的图形化的a-Si层7。
7、在透明导电层5、图形化的Source极层9、裸露的图形化的a-Si层7和图形化的Drain极层8上，采用SiO2或SiN等材料，利用PECVD沉积形成一层绝缘层，再经光刻、湿法或者干法蚀刻的方式形成第二绝缘层10，第二绝缘层10仅位于部分图形化的Source极层、图形化的Drain极层以及图形化的Source极层和图形化的Drain极层之间的图形化的a-Si层上。
8、在透明导电层5、裸露的图形化的Source极层9和第二绝缘层10上，以Ag、Al、Rh、Cr、Ni、Pt、Au、W、Ti等金属材料，采用蒸镀或者溅镀的方法形成图形化的G2层，再经光刻、蚀刻或者剥离方式形成G2层11，G2层11仅位于部分第二绝缘层10上。
9、在透明导电层5、裸露的图形化的Source极层9、裸露的第二绝缘层10和G2层11上，采用SiO2或SiN等材料，利用PECVD沉积形成一层绝缘层，再经光刻、湿法或者干法蚀刻的方式形成第三绝缘层12，第三绝缘层12仅位于部分第二绝缘层10和部分G2层11上。
11、在透明导电层5、裸露的图形化的Source极层9、第三绝缘层12和裸露的G2层11上，以Ag、Al、Rh、Cr、Ni、Pt、Au、W、Ti等金属材料，采用蒸镀或者溅镀的方法形成图形化的G1层，再经光刻、蚀刻或者剥离方式形成G1层13，G1层13仅位于部分第三绝缘层12上。
12、在芯片正面采用常规金属沉积金属层，经光刻、湿法或者干法蚀刻手段的方式分别形成N极焊盘15和P极焊盘14。
其中，P极焊盘14设置在裸露的透明导电层5和部分G1层13同，以及两者之间的第一绝缘层6、图形化的Source极层9、第二绝缘层10、第三绝缘层12的侧壁上。
N极焊盘15设置在N-GaN层2的部分下台阶面上和部分第三绝缘层12上，以及两者之间的第一绝缘层6、图形化的Drain极层8、第二绝缘层10和G2层11侧壁上。
形成的产品结构如图10所示，在衬底1上外延设置具有上台阶面和下台阶面的N-GaN层2，在N-GaN层2的上台阶面上依次设置有源层3、P-GaN层4和透明导电层5。
在N-GaN层2的部分下台阶面上和部分透明导电层5上，以及两者之间的P-GaN层4、有源层3、N-GaN层2侧面设置第一绝缘层6；在透明导电层5上方的部分第一绝缘层6上设置图形化的a-Si层7，在透明导电层5上方的另一部分第一绝缘层6上和部分图形化的a-Si层7上设置图形化的Source极层9，在另一部分图形化的a-Si层7和部分第一绝缘层6上设置图形化的Drain极层8；在图形化的Source极层9、图形化的Drain极层8以及图形化的Source极层9和图形化的Drain极层8之间的图形化的a-Si层7上设置第二绝缘层10。
在部分第二绝缘层10上方设置G2层11，在部分G2层11和另一部分第二绝缘层10上方设置第三绝缘层12；在部分第三绝缘层12上方设置G1层13。
在部分透明导电层5上和部分G1层13上，以及两者之间的第一绝缘层6、图形化的Source极层9、第二绝缘层10、第三绝缘层12的侧壁设置P极焊盘14。
在N-GaN层2的部分下台阶面上和部分第三绝缘层12上，以及两者之间的第一绝缘层6、图形化的Drain极层8、第二绝缘层10和G2层11侧壁设置N极焊盘15。
本结构能够提供正向过压保护和反向ESD防护，其等效电路图如图11所示。
以上G1层、G2层中G为Gate简写，Gate是薄膜晶体管通用名词。
四、实施例4：
1、在一衬底1上依次外延形成具有N-GaN层2、有源层3和P-GaN层4的外延片。如图1所示。
2、在外延片的P-GaN层4之上，通过光刻、刻蚀的方式，刻蚀掉部分P-GaN层4和有源层3，直至暴露出N-GaN层2，以使N-GaN层2具有上台阶面和下台阶面。如图2所示。
3、在P-GaN层4之上，采用材料例如ITO、ZnO等，使用蒸镀或者溅镀的方式沉积透明导电层5，并同过高温合金的方式使该透明导电层5和P-GaN层4形成欧姆接触。如图3所示。
4、在透明导电层5之上，以Ag、Al、Rh 为主体反射金属材料，配以Cr、Ni、Pt、Au、W、Ti的一种或多种材料组合，采用蒸镀或者溅镀法沉积形成金属层。再通过光刻、湿法或者干法蚀刻的方式形成分别在部分明导电层5上的金属反射层16。
5、在芯片上，采用SiO2或SiN等材料，利用PECVD沉积形成绝缘层，再经光刻、湿法或者干法蚀刻的方式形成在N-GaN层2的部分下台阶面上和部分透明导电层5上、金属反射层16上、以及两者之间的P-GaN层4、有源层3、N-GaN层2侧面的第一绝缘层6。
5、在透明导电层5和第一绝缘层6上，以SiH4和H2为反应气体，采用PECVD法沉积形成厚度为200～20000埃的a-Si层。再通过光刻、湿法或者干法蚀刻的方式形成图形化的a-Si层7，该图形化的a-Si层7只位于透明导电层5上方的第一绝缘层6上方，该层作为Mos管的Base极。
6、在透明导电层5、裸露的第一绝缘层6和图形化的a-Si层7上，以SiH4、PH5和H2为反应气体，采用PECVD法沉积一层厚度为500～2000埃的Source层，再经光刻、湿法或者干法蚀刻手段的方式形成图形化的Source极层9，该图形化的Source极层9位于部分图形化的a-Si层7和部分第一绝缘层6上方。
在透明导电层5、裸露的图形化的a-Si层7和图形化的Source极层9上，以SiH4、PH5和H2为反应气体，采用PECVD法沉积一层Drain层，再经光刻、湿法或者干法蚀刻手段的方式形成图形化的厚度为500～2000埃的Drain极层8，该图形化的Drain极层8位于部分图形化的a-Si层和部分第一绝缘层6上，并且在图形化的Source极层9和图形化的Drain极层8之间留有部分裸露的图形化的a-Si层7。
7、在透明导电层5、图形化的Source极层9、裸露的图形化的a-Si层7和图形化的Drain极层8上，采用SiO2或SiN等材料，利用PECVD沉积形成一层绝缘层，再经光刻、湿法或者干法蚀刻的方式形成第二绝缘层10，第二绝缘层10仅位于部分图形化的Source极层、图形化的Drain极层以及图形化的Source极层和图形化的Drain极层之间的图形化的a-Si层上。
8、在透明导电层5、裸露的图形化的Source极层9和第二绝缘层10上，以Ag、Al、Rh、Cr、Ni、Pt、Au、W、Ti等金属材料，采用蒸镀或者溅镀的方法形成图形化的G2层，再经光刻、蚀刻或者剥离方式形成G2层11，G2层11仅位于部分第二绝缘层10上。
9、在透明导电层5、裸露的图形化的Source极层9、裸露的第二绝缘层10和G2层11上，采用SiO2或SiN等材料，利用PECVD沉积形成一层绝缘层，再经光刻、湿法或者干法蚀刻的方式形成第三绝缘层12，第三绝缘层12仅位于部分第二绝缘层10和部分G2层11上。
11、在透明导电层5、裸露的图形化的Source极层9、第三绝缘层12和裸露的G2层11上，以Ag、Al、Rh、Cr、Ni、Pt、Au、W、Ti等金属材料，采用蒸镀或者溅镀的方法形成图形化的G1层，再经光刻、蚀刻或者剥离方式形成G1层13，G1层13仅位于部分第三绝缘层12上。
12、在芯片正面采用常规金属沉积金属层，经光刻、湿法或者干法蚀刻手段的方式分别形成N极焊盘15和P极焊盘14。
其中，P极焊盘14设置在裸露的透明导电层5和部分G1层13，以及两者之间的第一绝缘层6、图形化的Source极层9、第二绝缘层10、第三绝缘层12的侧壁上。
N极焊盘15设置在N-GaN层2的部分下台阶面上和部分第三绝缘层12上，以及两者之间的第一绝缘层6、图形化的Drain极层8、第二绝缘层10和G2层11侧壁上。
形成的产品结构如图12所示，在衬底1上外延设置具有上台阶面和下台阶面的N-GaN层2，在N-GaN层2的上台阶面上依次设置有源层3、P-GaN层4和透明导电层5。
在部分透明导电层5上方设置有图形化反射层；在N-GaN层2的部分下台阶面上、反射层上，以及两者之间的P-GaN层4、部分透明导电层5、有源层3、N-GaN层2侧面设置第一绝缘层6；在反射层上方的部分第一绝缘层6上设置图形化的a-Si层7，在反射层上方的另一部分第一绝缘层6上和部分图形化的a-Si层7上设置图形化的Source极层9，在另一部分图形化的a-Si层7和部分第一绝缘层6上设置图形化的Drain极层8；在图形化的Source极层9、图形化的Drain极层8以及图形化的Source极层9和图形化的Drain极层8之间的图形化的a-Si层7上设置第二绝缘层10。
在部分第二绝缘层10上方设置G2层11，在部分G2层11和另一部分第二绝缘层10上方设置第三绝缘层12；在部分第三绝缘层12上方设置G1层13。
在部分透明导电层5上和部分G1层13上，以及两者之间的第一绝缘层6、图形化的Source极层9、第二绝缘层10、第三绝缘层12的侧壁设置P极焊盘14。
在N-GaN层2的部分下台阶面上和部分第三绝缘层12上，以及两者之间的第一绝缘层6、图形化的Drain极层8、第二绝缘层10和G2层11侧壁设置N极焊盘15。
产品具体结构见图12所示，本例形成的产品基本同例3产品，不同之处在于：本例还在第一绝缘层6和透明导电层5之间设置有金属反射层16。
Claims (15)
1.一种增加ESD保护的LED芯片，包括外延设置在衬底上的具有上台阶面和下台阶面的N型层，在N型层的上台阶面上依次设置有源层、P型层和透明导电层，在部分透明导电层上设置P极焊盘；在N型层的部分下台阶面上和另一部分透明导电层上，以及两者之间的P型层、有源层、N型层侧面设置第一绝缘层；在P极焊盘和第一绝缘层之间的透明导电层上设置图形化的a-Si层；在部分第一绝缘层和部分图形化的a-Si层上设置图形化的Drain极层；在透明导电层和另一部分图形化的a-Si层设置图形化的Source极层；在透明导电层和图形化的Source极层、裸露的a-Si层、部分图形化的Drain极层上设置第二绝缘层；在第二绝缘层和裸露的N型层的下台阶面上，以及两者之间的第一绝缘层、图形化的Drain极层上设置N极焊盘；
在图形化的a-Si层和透明导电层之间、在图形化的Source极层和透明导电层之间分别设置反射层。
2.根据权利要求1所述增加ESD保护的LED芯片，其特征在于所述反射层的原材料为以Ag、Al、Rh 为主体反射金属材料，配以Cr、Ni、Pt、Au、W、Ti中的至少一种材料。
3.根据权利要求1所述增加ESD保护的LED芯片，其特征在于所述图形化的a-Si层厚度为200～20000埃；所述图形化的Drain极层厚度为500～2000埃；所述图形化的Source极层厚度为500～2000埃。
4.如权利要求1-3任一项所述增加ESD保护的LED芯片的制造方法，包括以下步骤：
1）在衬底的同一侧外延制作包括N型层、有源层和P型层的外延片；
2）在外延片上，刻蚀去掉部分P型层和有源层，直至形成具有上台阶面和下台阶面的N型层；
3）在P型层上制作形成与P型层欧姆接触的透明导电层；
其特征在于还包括以下步骤：
4）在N型层的部分下台阶面上和部分透明导电层上，以及两者之间的P型层、有源层、N型层侧面制作形成第一绝缘层；
5）在位于透明导电层上方的第一绝缘层一侧，采用PECVD沉积，经蚀刻形成图形化的a-Si层；
6）在部分第一绝缘层和部分图形化的a-Si层上，采用PECVD沉积，经蚀刻形成图形化的Drain极层；在透明导电层和另一部分图形化的a-Si层上，采用PECVD沉积，经蚀刻形成图形化的Source极层；
7）在透明导电层和图形化的Source极层、裸露的a-Si层、部分图形化的Drain极层上制作形成第二绝缘层；
8）在第二绝缘层和裸露的N型层的下台阶面上，以及两者之间的第一绝缘层、图形化的Drain极层上制作形成N极焊盘；在裸露的透明导电层上制作形成P极焊盘。
5.根据权利要求4所述增加ESD保护的LED芯片的制造方法，其特征在于：在步骤5）之前，先于第一绝缘层一侧的透明导电层上制作形成反射层后，再制作图形化的a-Si层和图形化的Source极层。
6.根据权利要求4所述增加ESD保护的LED芯片的制造方法，其特征在于：步骤5）中，形成的图形化的a-Si层厚度为200～20000埃；步骤6）中，形成的图形化的Drain极层厚度为500～2000埃；形成的图形化的Source极层厚度为500～2000埃。
7.根据权利要求4所述增加ESD保护的LED芯片的制造方法，其特征在于：所述步骤5）中采用SiH4和H2为反应气体进行PECVD沉积；所述步骤6）中采用SiH4、PH5和H2为反应气体进行PECVD沉积经蚀刻形成图形化的Drain极层；采用SiH4、PH5和H2为反应气体进行PECVD沉积经蚀刻形成图形化的Source极层。
8.增加ESD保护的LED芯片，包括外延设置在衬底上的具有上台阶面和下台阶面的N型层，在N型层的上台阶面上依次设置有源层、P型层和透明导电层，其特征在于在N型层的部分下台阶面上和部分透明导电层上，以及两者之间的P型层、有源层、N型层侧面设置第一绝缘层；在透明导电层上方的部分第一绝缘层上设置图形化的a-Si层，在透明导电层上方的另一部分第一绝缘层上和部分图形化的a-Si层上设置图形化的Source极层，在另一部分图形化的a-Si层和部分第一绝缘层上设置图形化的Drain极层；在图形化的Source极层、图形化的Drain极层以及图形化的Source极层和图形化的Drain极层之间的图形化的a-Si层上设置第二绝缘层；在部分第二绝缘层上方设置第二Gate层，在部分第二Gate层和另一部分第二绝缘层上方设置第三绝缘层；在部分第三绝缘层上方设置第一Gate层；在透明导电层上和部分第一Gate层上，以及两者之间的第一绝缘层、图形化的Source极层、第二绝缘层、第三绝缘层的侧壁设置P极焊盘；在N型层的部分下台阶面上和部分第三绝缘层上，以及两者之间的第一绝缘层、图形化的Drain极层、第二绝缘层和第二Gate层侧壁设置N极焊盘。
9.根据权利要求8所述增加ESD保护的LED芯片，其特征在于在第一绝缘层和透明导电层之间设置金属反射层。
10.根据权利要求9所述增加ESD保护的LED芯片，其特征在于所述反射层的原材料为以Ag、Al、Rh 为主体反射金属材料，配以Cr、Ni、Pt、Au、W、Ti中的至少一种材料。
11.根据权利要求8所述增加ESD保护的LED芯片，其特征在于所述图形化的a-Si层厚度为200～20000埃；所述图形化的Drain极层厚度为500～2000埃；所述图形化的Source极层厚度为500～2000埃。
12.如权利要求8所述增加ESD保护的LED芯片的制造方法，包括以下步骤：
1）在衬底的同一侧外延制作包括N型层、有源层和P型层的外延片；
2）在外延片上，刻蚀去掉部分P型层和有源层，直至形成具有上台阶面和下台阶面的N型层；
3）在P型层上制作形成与P型层欧姆接触的透明导电层；
其特征在于还包括以下步骤：
4）在N型层的部分下台阶面上和部分透明导电层上，以及两者之间的P型层、有源层、N型层侧面制作形成第一绝缘层；
5）在位于透明导电层上方的第一绝缘层上，采用PECVD沉积，经蚀刻形成图形化的a-Si层；
6）在透明导电层上方的另一部分第一绝缘层上和部分图形化的a-Si层上，采用PECVD沉积，经蚀刻形成图形化的Source极层；
在另一部分图形化的a-Si层和部分第一绝缘层上，采用PECVD沉积，经蚀刻形成图形化的Drain极层；
7）在图形化的Source极层、图形化的Drain极层以及图形化的Source极层和图形化的Drain极层之间的图形化的a-Si层上制作形成第二绝缘层；
8）在部分第二绝缘层上方设置第二Gate层，在部分第二Gate层和另一部分第二绝缘层上方制作形成第三绝缘层；
9）在部分第三绝缘层上方制作形成第一Gate层；
10）在透明导电层上和部分第一Gate层上，以及两者之间的第一绝缘层、图形化的Source极层、第二绝缘层、第三绝缘层的侧壁制作形成P极焊盘；
在N型层的部分下台阶面上和部分第三绝缘层上，以及两者之间的第一绝缘层、图形化的Drain极层、第二绝缘层和第二Gate层侧壁制作形成N极焊盘。
13.根据权利要求12所述增加ESD保护的LED芯片的制造方法，其特征在于：在步骤4）之前，先在部分透明导电层上制作形成金属反射层后，再制作图形化的a-Si层和图形化的Source极层。
14.根据权利要求12或13所述增加ESD保护的LED芯片的制造方法，其特征在于：步骤5）中，形成的图形化的a-Si层厚度为200～20000埃；步骤6）中，形成的图形化的Drain极层厚度为500～2000埃，形成的图形化的Source极层厚度为500～2000埃。
15.根据权利要求12所述增加ESD保护的LED芯片的制造方法，其特征在于：所述步骤5）中采用SiH4和H2为反应气体进行PECVD沉积，所述步骤6）中采用SiH4、PH5和H2为反应气体进行PECVD沉积经蚀刻形成图形化的Drain极层；采用SiH4、PH5和H2为反应气体进行PECVD沉积经蚀刻形成图形化的Source极层。
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Citations (3)
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