CN105824779A - 一种双核间的数据通信方法及系统 - Google Patents
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Abstract
本发明提供一种双核间的数据通信方法及系统,包括以下步骤:将中央处理器划分为主核心和从核心;在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。本发明采用单CPU双核的方式,能够实现主核心对从核心的工作状态控制和切换。
Description
技术领域
本发明涉及双核技术领域,尤其涉及一种双核间的数据通信方法及系统。
背景技术
在现有技术中,双核就是2个核心,核心(Die)又称为内核,是CPU最重要的组成部分。CPU中心那块隆起的芯片就是核心,是由单晶硅以一定的生产工艺制造出来的,CPU所有的计算、接受/存储命令、处理数据都由核心执行。各种CPU核心都具有固定的逻辑结构,一级缓存、二级缓存、执行单元、指令级单元和总线接口等逻辑单元都会有科学的布局。
从双核技术本身来看,双内核应该具备两个物理上的运算内核,据现有的资料显示,而英特尔的双核心却仅仅是使用两个完整的CPU封装在一起,连接到同一个前端总线上。而英特尔的解决方案则是“双芯”。可以设想,这样的两个核心必然会产生总线争抢,影响性能。不仅如此,还对于未来更多核心的集成埋下了隐患,因为会加剧处理器争用前端总线带宽,成为提升系统性能的瓶颈。
故,有必要提出一种新的技术方案,以解决上述技术问题。
发明内容
有鉴于此,本发明的目的在于提供一种双核间的数据通信方法及系统,其采用单CPU双核的方式,能够实现主核心对从核心的工作状态控制和切换。
为解决上述技术问题,本发明实施例提供了以下技术方案:
本发明实施例提供了一种双核间的数据通信方法,所述双核间的数据通信方法,包括以下步骤:
将中央处理器划分为主核心和从核心;
在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;
如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。
为解决上述技术问题,本发明实施例还提供了以下技术方案:
本发明实施例还提供了一种双核间的数据通信系统,所述双核间的数据通信系统,包括:
划分模块,用于将中央处理器划分为主核心和从核心;
分配模块,用于在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
判断模块,用于当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
允许模块,用于如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;
拒绝模块,用于如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。
相对于现有技术,本发明的双核间的数据通信方法及系统,通过将中央处理器划分为主核心和从核心;在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。本发明采用单CPU双核的方式,能够实现主核心对从核心的工作状态控制和切换。
附图说明
图1是本发明实施例一提供的双核间的数据通信方法的实现流程示意图;
图2是本发明实施例二提供的双核间的数据通信方法的实现流程示意图;
图3A是本发明实施例三提供的双核间的数据通信方法的实现流程示意图;
图3B是本发明实施例提供的双核共享存储空间的结构示意图;
图4是本发明实施例四提供的双核间的数据通信系统的模块示意图;
图5是本发明实施例五提供的双核间的数据通信系统的模块示意图;
图6是本发明实施例六提供的双核间的数据通信系统的模块示意图。
具体实施方式
请参照附图中的图式,其中相同的组件符号代表相同的组件,本发明的原理是以实施在一适当的运算环境中来举例说明。以下的说明是基于所示例的本发明的具体实施例,其不应被视为限制本发明未在此详述的其它具体实施例。
本发明原理以上述文字来说明,其并不代表为一种限制,本领域技术人员将可了解到以下所述的多种步骤及操作亦可实施在硬件当中。本发明的原理使用许多其它泛用性或特定目的运算、通信环境或组态来进行操作。
本发明提供的双核间的数据通信方法及系统,主要应用于终端设备,如:手机、电脑、个人数字助理(PersonalDigitalAssistant,PDA)等。
以下将分别进行详细说明。
实施例一
请参阅图1,所示为本发明实施例提供的双核间的数据通信方法。
所述双核间的数据通信方法,应用于终端设备中,具体包括如下步骤:
在步骤S101中,将中央处理器划分为主核心和从核心;
在本发明实施例中,中央处理器(CPU)内有两个核心,分别为主核心和从核心。其中,主核心主要用于处理主要功能业务及用户交互,从核心主要用于处理比较耗费时间和资源的单一业务。
其中,从核心在启动时完成初始化等准备动作,之后的控制权交由主核心。
在步骤S102中,在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
在步骤S103中,当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
在本发明实施例中,所述存储空间的数据结构包括:所述访问锁、命令列表、命令对应的参数列表。
在步骤S104中,如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;
在步骤S105中,如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。
实施例二
请参阅图2,所示为本发明实施例提供的双核间的数据通信方法。
所述双核间的数据通信方法,应用于终端设备中,具体包括如下步骤:
在步骤S201中,将中央处理器划分为主核心和从核心;
在本发明实施例中,中央处理器(CPU)内有两个核心,分别为主核心和从核心。其中,主核心主要用于处理主要功能业务及用户交互,从核心主要用于处理比较耗费时间和资源的单一业务。
其中,从核心在启动时完成初始化等准备动作,之后的控制权交由主核心。
在步骤S202中,在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
在步骤S203中,当所述主核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
在本发明实施例中,所述存储空间的数据结构包括:所述访问锁、命令列表、命令对应的参数列表。
在步骤S204中,如果判断出所述访问锁运行,在所述主核心执行写入操作前,将所述访问锁设置为不可运行;
在步骤S205中,所述主核心写入控制命令和对应参数到所述存储空间;
在步骤S206中,在所述主核心执行完写入操作后,将所述访问锁设置为可运行。
在步骤S207中,如果判断出所述访问锁没有运行,则拒绝所述主核心访问所述存储空间。
在本发明实施例中,如果判断出所述访问锁没有运行,那么所述主核心不能向所述存储空间写入控制命令和对应参数。
实施例三
请参阅图3A,所示为本发明实施例提供的双核间的数据通信方法。
所述双核间的数据通信方法,应用于终端设备中,具体包括如下步骤:
在步骤S301中,将中央处理器划分为主核心和从核心;
在本发明实施例中,中央处理器(CPU)内有两个核心,分别为主核心和从核心。其中,主核心主要用于处理主要功能业务及用户交互,从核心主要用于处理比较耗费时间和资源的单一业务。
其中,从核心在启动时完成初始化等准备动作,之后的控制权交由主核心。
在步骤S302中,在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
在步骤S303中,当所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
在本发明实施例中,所述存储空间的数据结构包括:所述访问锁、命令列表、命令对应的参数列表。
在步骤S304中,如果判断出所述访问锁运行,在所述从核心执行读取操作前,将所述访问锁设置为不可运行;
在步骤S305中,所述从核心从所述存储空间读取控制命令和对应参数;
在步骤S306中,在所述从核心执行完读取操作后,将所述访问锁设置为可运行。
在步骤S307中,如果判断出所述访问锁没有运行,则拒绝所述从核心访问所述存储空间。
在本发明实施例中,如果判断出所述访问锁没有运行,那么所述从核心不能从所述存储空间读取控制命令和对应参数。
下面详细描述本发明实施例提供的双核间的数据通信方法的实现流程。
CPU内有两个核心,分别为Core0及Core1,Core1是主核心,Core1主要处理主要功能业务及用户交互,Core0是从核心,Core0主要处理比较耗费时间和资源的单一业务;
Core0在启动时完成初始化等准备动作,之后的控制权交由Core1;
Core0和Core1之间的通信方法如下:
通信时主要的内容/数据是控制命令(Command)和对应参数(CommandData),且命令和参数需要多个;
在CPU内部的RAM中分配一块Core0和Core1都可以访问的存储空间,如图3B所示。
Core0/Core1对共享的存储空间都可以进行读写;
存储空间内的数据结构是:访问锁、命令列表、命令对应的参数列表;
Core0和Core1对共享的存储空间进行访问时,需验证访问锁是否运行;
访问锁为1时表示不可访问,需等待;访问锁为0时表示可以访问;
访问锁为0时,Core1可以写入控制命令和对应参数,写入前先将访问锁置1,完成写入动作后将访问锁置0;
当访问锁为0时,Core0可以读取控制命令和对应参数,读取前先将访问锁置1,完成读取动作后将访问锁置0。
实施例四
请参阅图4,为本发明实施例四提供的双核间的数据通信系统的模块示意图;为了便于说明,仅示出了与本发明实施例相关的部分。所述双核间的数据通信系统包括:划分模块101、分配模块102、判断模块103、允许模块104、拒绝模块105。所述双核间的数据通信系统可以是内置于终端设备中的软件单元、硬件单元或者是软硬件结合的单元。终端设备,如:手机、电脑、个人数字助理(PersonalDigitalAssistant,PDA)等。
划分模块101,用于将中央处理器划分为主核心和从核心;
在本发明实施例中,中央处理器(CPU)内有两个核心,分别为主核心和从核心。其中,主核心主要用于处理主要功能业务及用户交互,从核心主要用于处理比较耗费时间和资源的单一业务。
其中,从核心在启动时完成初始化等准备动作,之后的控制权交由主核心。
分配模块102,用于在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
判断模块103,用于当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
在本发明实施例中,所述存储空间的数据结构包括:所述访问锁、命令列表、命令对应的参数列表。
允许模块104,用于如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;
拒绝模块105,用于如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。
实施例五
请参阅图5,为本发明实施例提供的双核间的数据通信系统的模块示意图;为了便于说明,仅示出了与本发明实施例相关的部分。所述双核间的数据通信系统包括:划分模块201、分配模块202、判断模块203、不可运行主设置模块204、写入模块205、可运行主设置模块206、拒绝模块207。所述双核间的数据通信系统可以是内置于终端设备中的软件单元、硬件单元或者是软硬件结合的单元。终端设备,如:手机、电脑、个人数字助理(PersonalDigitalAssistant,PDA)等。
划分模块201,用于将中央处理器划分为主核心和从核心;
在本发明实施例中,中央处理器(CPU)内有两个核心,分别为主核心和从核心。其中,主核心主要用于处理主要功能业务及用户交互,从核心主要用于处理比较耗费时间和资源的单一业务。
其中,从核心在启动时完成初始化等准备动作,之后的控制权交由主核心。
分配模块202,用于在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
判断模块203,用于当所述主核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
在本发明实施例中,所述存储空间的数据结构包括:所述访问锁、命令列表、命令对应的参数列表。
不可运行主设置模块204,用于如果判断出所述访问锁运行,在所述主核心执行写入操作前,将所述访问锁设置为不可运行;
写入模块205,用于利用所述主核心写入控制命令和对应参数到所述存储空间;
可运行主设置模块206,用于在所述主核心执行完写入操作后,将所述访问锁设置为可运行。
拒绝模块207,用于如果判断出所述访问锁没有运行,则拒绝所述主核心访问所述存储空间。
在本发明实施例中,如果判断出所述访问锁没有运行,那么所述主核心不能向所述存储空间写入控制命令和对应参数。
实施例六
请参阅图6,为本发明实施例提供的双核间的数据通信系统的模块示意图;为了便于说明,仅示出了与本发明实施例相关的部分。所述双核间的数据通信系统包括:划分模块301、分配模块302、判断模块303、不可运行从设置模块304、读取模块305、可运行从设置模块306、拒绝模块307。所述双核间的数据通信系统可以是内置于终端设备中的软件单元、硬件单元或者是软硬件结合的单元。终端设备,如:手机、电脑、个人数字助理(PersonalDigitalAssistant,PDA)等。
划分模块301,用于将中央处理器划分为主核心和从核心;
在本发明实施例中,中央处理器(CPU)内有两个核心,分别为主核心和从核心。其中,主核心主要用于处理主要功能业务及用户交互,从核心主要用于处理比较耗费时间和资源的单一业务。
其中,从核心在启动时完成初始化等准备动作,之后的控制权交由主核心。
分配模块302,用于在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
判断模块303,用于当所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
在本发明实施例中,所述存储空间的数据结构包括:所述访问锁、命令列表、命令对应的参数列表。
不可运行从设置模块304,用于如果判断出所述访问锁运行,在所述从核心执行读取操作前,将所述访问锁设置为不可运行;
读取模块305,用于利用所述从核心从所述存储空间读取所述控制命令和对应参数。
可运行从设置模块306,用于在所述从核心执行完读取操作后,将所述访问锁设置为可运行。
拒绝模块307,用于如果判断出所述访问锁没有运行,则拒绝所述从核心访问所述存储空间。
在本发明实施例中,如果判断出所述访问锁没有运行,那么所述从核心不能从所述存储空间读取控制命令和对应参数。
综上所述,本发明的双核间的数据通信方法及系统,通过将中央处理器划分为主核心和从核心;在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。本发明采用单CPU双核的方式,能够实现主核心对从核心的工作状态控制和切换。
本发明实施例提供的双核间的数据通信方法及系统属于同一构思,其具体实现过程详见说明书全文,此处不再赘述。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成,该程序可以存储于一计算机可读存储介质中,存储介质可以包括:只读存储器(ROM,ReadOnlyMemory)、随机存取记忆体(RAM,RandomAccessMemory)、磁盘或光盘等。
综上所述,虽然本发明已以优选实施例揭露如上,但上述优选实施例并非用以限制本发明,本领域的普通技术人员,在不脱离本发明的精神和范围内,均可作各种更动与润饰,因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种双核间的数据通信方法,其特征在于,所述双核间的数据通信方法,包括以下步骤:
将中央处理器划分为主核心和从核心;
在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;
如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。
2.如权利要求1所述的双核间的数据通信方法,其特征在于,所述允许所述主核心或所述从核心访问所述存储空间的步骤,具体包括:
所述主核心写入控制命令和对应参数到所述存储空间;
所述从核心从所述存储空间读取所述控制命令和对应参数。
3.如权利要求2所述的双核间的数据通信方法,其特征在于,在所述主核心写入控制命令和对应参数到所述存储空间的步骤之前,还包括:
在所述主核心执行写入操作前,将所述访问锁设置为不可运行;
在所述主核心写入控制命令和对应参数到所述存储空间的步骤之后,还包括:
在所述主核心执行完写入操作后,将所述访问锁设置为可运行。
4.如权利要求2所述的双核间的数据通信方法,其特征在于,在所述从核心从所述存储空间读取控制命令和对应参数的步骤之前,还包括:
在所述从核心执行读取操作前,将所述访问锁设置为不可运行;
在所述从核心从所述存储空间读取控制命令和对应参数的步骤之后,还包括:
在所述从核心执行完读取操作后,将所述访问锁设置为可运行。
5.如权利要求1所述的双核间的数据通信方法,其特征在于,所述存储空间的数据结构包括:所述访问锁、命令列表、命令对应的参数列表。
6.一种双核间的数据通信系统,其特征在于,所述双核间的数据通信系统,包括:
划分模块,用于将中央处理器划分为主核心和从核心;
分配模块,用于在所述中央处理器的随机存取存储器中分配一块存储空间;其中,所述存储空间为所述主核心和所述从核心均能访问的存储空间;
判断模块,用于当所述主核心或所述从核心需要访问所述存储空间时,判断所述存储空间的访问锁是否运行;
允许模块,用于如果判断出所述访问锁运行,则允许所述主核心或所述从核心访问所述存储空间;
拒绝模块,用于如果判断出所述访问锁没有运行,则拒绝所述主核心或所述从核心访问所述存储空间。
7.如权利要求6所述的双核间的数据通信系统,其特征在于,所述双核间的数据通信系统,还包括:
写入模块,用于利用所述主核心写入控制命令和对应参数到所述存储空间;
读取模块,用于利用所述从核心从所述存储空间读取所述控制命令和对应参数。
8.如权利要求7所述的双核间的数据通信系统,其特征在于,所述双核间的数据通信系统,还包括:
不可运行主设置模块,用于在所述主核心执行写入操作前,将所述访问锁设置为不可运行;
可运行主设置模块,用于在所述主核心执行完写入操作后,将所述访问锁设置为可运行。
9.如权利要求7所述的双核间的数据通信系统,其特征在于,所述双核间的数据通信系统,还包括:
不可运行从设置模块,用于在所述从核心执行读取操作前,将所述访问锁设置为不可运行;
可运行从设置模块,用于在所述从核心执行完读取操作后,将所述访问锁设置为可运行。
10.如权利要求6所述的双核间的数据通信系统,其特征在于,所述存储空间的数据结构包括:所述访问锁、命令列表、命令对应的参数列表。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004070642A (ja) * | 2002-08-06 | 2004-03-04 | Fujitsu Access Ltd | 共有メモリを介してデータ転送を行う通信システム |
CN1904873A (zh) * | 2005-07-28 | 2007-01-31 | 大唐移动通信设备有限公司 | 嵌入式实时操作系统中多核处理器的核间通信方法及装置 |
CN102929834A (zh) * | 2012-11-06 | 2013-02-13 | 无锡江南计算技术研究所 | 众核处理器及其核间通信的方法、主核和从核 |
CN104820582A (zh) * | 2015-05-14 | 2015-08-05 | 西安电子科技大学 | 一种基于Navigator的多核嵌入式DSP并行编程模型实现方法 |
-
2016
- 2016-03-16 CN CN201610149132.XA patent/CN105824779A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004070642A (ja) * | 2002-08-06 | 2004-03-04 | Fujitsu Access Ltd | 共有メモリを介してデータ転送を行う通信システム |
CN1904873A (zh) * | 2005-07-28 | 2007-01-31 | 大唐移动通信设备有限公司 | 嵌入式实时操作系统中多核处理器的核间通信方法及装置 |
CN102929834A (zh) * | 2012-11-06 | 2013-02-13 | 无锡江南计算技术研究所 | 众核处理器及其核间通信的方法、主核和从核 |
CN104820582A (zh) * | 2015-05-14 | 2015-08-05 | 西安电子科技大学 | 一种基于Navigator的多核嵌入式DSP并行编程模型实现方法 |
Non-Patent Citations (1)
Title |
---|
刘丹丹: "面向异构多核处理器的统一编程及分开编译设计与实现", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160803 |
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RJ01 | Rejection of invention patent application after publication |