CN105741801A - 基于fpga的lcd显示时序获取方法和系统 - Google Patents

基于fpga的lcd显示时序获取方法和系统 Download PDF

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Abstract

本发明提供一种基于FPGA的LCD显示时序获取方法，包括：定义数据使能信号的极性；根据数据使能信号的极性，确定水平同步信号和垂直同步信号的极性；抓取并计算时序参数；以及判定时序参数是否满足时序参数关系式，如果满足，则根据获取的时序参数显示相关数据。本发明可以实时的抓取和分析当前显示LCD的数据，从中获取需要的LCD时序，从而避免了频繁人工抓取LCD时序数据，以及庞大LCD时序数据的管理和配置工作，大大提供了系统的兼容性和适用性。

Description

基于FPGA的LCD显示时序获取方法和系统
技术领域
本发明涉及一种基于FPGA的LCD显示时序获取方法和系统。
背景技术
LCD是目前应用广泛的嵌入式显示设备，其信号主要包括时钟、同步数据以及颜色数据(R、G、B)等。
在某些嵌入式系统中，需要抓取到LCD的信号数据，并加以处理后，再以同样的时序显示到LCD上，例如，叠加特定的数据以及做OSD(屏幕菜单式调节方式)处理等。在现有技术中，主要是人工通过逻辑分析仪等外部设备检测和分析LCD的显示时序后，再用获取到的时序去显示LCD。
人工抓取LCD屏幕时序并用来显示的方法虽然简单实用，但同时存在以下缺点：首先，针对每款LCD都需要抓取时序并确认，工作量比较大，而且随着设备的更新换代，这样的工作必须持续不停的做，比如，汽车上的LCD屏幕几乎每款都会有改动，这个跟进工作相当繁重；其次，抓取的时序数据需要保存并需要根据设备的具体情况来加以使用，同样以汽车为例，不同排量，不同配置，不同年份的汽车LCD屏幕时序参数都可能不同，给正确配置参数带来了很大的挑战。
发明内容
本发明的目的在于提供一种基于FPGA的LCD显示时序获取方法和系统以改进现有技术的缺陷。
本发明实施例提供一种基于FPGA的LCD显示时序获取方法，包括以下步骤：
步骤S1：定义数据使能信号的极性；
步骤S2：根据所述数据使能信号的极性，确定水平同步信号和垂直同步信号的极性；
步骤S3：抓取并计算时序参数；以及
步骤S4：判定所述时序参数是否满足时序参数关系式，如果满足，则根据获取的所述时序参数显示相关数据。
优选地，所述数据使能信号的极性包括所述极性包括第一极性和第二极性，是所述步骤S1中，所述数据使能信号的极性被定义为所述第一极性。
优选地，如果在所述步骤S4中，所述时序参数不满足所述时序参数关系式，则所述方法还包括以下步骤：
步骤S5：将所述数据使能信号的极性定义为所述第二极性，并重复所述步骤S2至所述步骤S4。
优选地，所述使能信号有效时，所述水平同步信号和所述垂直同步信号有效。
优选地，所述时序参数关系式为：
Htotal＝X+HFP+HSYNC+HBP
Vtotal＝Y+VFP+VSYNC+VBP
其中，Htotal表示LCD显示时序的水平总点数，X表示实际显示水平点数，HFP表示水平前沿，HSYNC表示水平同步脉冲，HBP表示水平后沿，Vtotal表示垂直总行数，Y表示实际显示垂直行数，VFP表示垂直前沿，VSYNC表示垂直同步脉冲，VBP表示垂直后沿。
本发明实施例还提供一种基于FPGA的LCD显示时序获取系统，包括：
信号极性确定单元，用于定义数据使能信号的极性，并根据所述数据使能信号的极性，确定水平同步信号和垂直同步信号的极性；
时序参数抓取单元，连接于所述信号极性判定单元，用于根据所述数据使能信号、所述水平同步信号和所述垂直同步信号的极性，抓取并计算时序参数；以及
判定单元，连接于所述时序参数抓取单元和所述信号极性确定单元，判定所述时序参数是否满足时序参数关系式，如果满足，则根据获取的所述时序参数显示相关数据。
优选地，所述数据使能信号的极性包括所述极性包括第一极性和第二极性。
优选地，所述判定单元还用于在所述时序参数是否满足时序参数关系式时，发送控制信号至所述信号极性确定单元，控制所述信号极性确定单元重新定义所述数据使能信号的极性。
优选地，所述使能信号有效时，所述水平同步信号和所述垂直同步信号有效。
优选地，所述时序参数关系式为：
Htotal＝X+HFP+HSYNC+HBP
Vtotal＝Y+VFP+VSYNC+VBP
其中，Htotal表示LCD显示时序的水平总点数，X表示实际显示水平点数，HFP表示水平前沿，HSYNC表示水平同步脉冲，HBP表示水平后沿，Vtotal表示垂直总行数，Y表示实际显示垂直行数，VFP表示垂直前沿，VSYNC表示垂直同步脉冲，VBP表示垂直后沿。
通过本发明提供的基于FPGA的LCD显示时序获取方法和系统，通过数据使能信号的极性来确定水平同步信号和垂直同步信号的极性，之后根据水平同步信号和垂直同步信号的极性来抓取并计算时序参数，在时序参数是否满足时序参数关系式的情况下在LCD屏幕上显示相关数据。本发明可以实时的抓取和分析当前显示LCD的数据，从中获取需要的LCD时序，从而避免了频繁人工抓取LCD时序数据，以及庞大LCD时序数据的管理和配置工作，大大提供了系统的兼容性和适用性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1所示是本发明的应用场景示意图。
图2为本发明一实施方式提供的基于FPGA的LCD显示时序获取方法的流程图。
图3是本发明一实施例提供的LCD显示时序示意图。
图4是图3所示的LCD显示时序的水平时序图。
图5是图3所示的LCD显示时序的垂直时序图。
图6所示是本发明一实施例提供的基于FPGA的LCD显示时序获取系统的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1所示是本发明的应用场景示意图。如图1所示，在主板1的显示时序通过本发明提供的基于FPGA的LCD显示时序获取系统2可以直接获取LCD屏幕3的参数，并用于显示于LCD屏幕上。
图2为本发明一实施方式提供的基于FPGA的LCD显示时序获取方法的流程图。如图2所示，基于FPGA的LCD显示时序获取方法包括以下步骤：
步骤S1：定义数据使能信号的极性；
步骤S2：根据所述数据使能信号的极性，确定水平同步信号和垂直同步信号的极性；
步骤S3：抓取并计算时序参数；以及
步骤S4：判定所述时序参数是否满足时序参数关系式，如果满足，则根据获取的所述时序参数显示相关数据。
具体地，在本发明一实施例中，将极性定义为当某信号有效时，信号的电平状态。图3是本发明一实施例提供的LCD显示时序示意图，图4是图3所示的LCD显示时序的水平时序图，图5是图3所示的LCD显示时序的垂直时序图。如图3-5所示，数据使能信号(DEN)的极性为1，即数据使能信号为高电平时，数据使能信号有效。本领域技术人员应该理解的是，这里我们将数据使能信号的极性定义为1只是作为示范性示例，在其他实施例中，我们还可以将数据使能信号的极性定义为0，即数据使能信号为低电平时，数据使能信号有效。
具体地，在本发明一实施例中，根据数据使能信号的极性，确定水平同步信号(HS)和垂直同步信号(VS)的极性。进一步地，通过对LCD屏幕显示时序参数相互关系的分析，定义数据使能信号有效时，水平同步信号和垂直同步信号有效。
具体地，在本发明一实施例中，如图3-5所示，在确定了DEN、HS、VS的极性后，我们可以抓取并计算LCD显示时序的时序参数，可以计算出水平前沿(HFP)、水平后沿(HBP)、垂直前沿(VFP)、垂直后沿(VBP)、水平同步脉冲(HSYNC)、垂直同步脉冲(VSYNC)、水平总点数(Htotal)和垂直总行数(Vtotal)。
具体地，在本发明一实施例中，在计算出上述信号参数后，利用如下的关系式来验证这些参数是否合理：
Htotal＝X+HFP+HSYNC+HBP(1)
Vtotal＝Y+VFP+VSYNC+VBP(2)
其中，如果这些参数不能满足关系式(1)或关系式(2)，则本发明的方法还包括以下步骤：
步骤S5：将所述数据使能信号的极性定义为所述第二极性，并重复所述步骤S2至所述步骤S4。即重新假设DEN的极性为0，再次重复以上检测和计算，最后验证是否符合关系式1和关系式2。当两个关系式同时满足时，我则根据获取的所述时序参数显示相关数据。
本发明通过对LCD屏幕显示时序参数相互关系的分析，找到了一个动态获取LCD屏幕显示时序的方法，从而可以直接获取LCD屏幕的参数，并用于显示。当LCD屏幕发生变化，设备无需做任何改动即可继续运行。既省下了人工抓取LCD时序参数的时间和话费，也提高了产品的适应能力。
图6所示是本发明一实施例提供的基于FPGA的LCD显示时序获取系统的结构示意图。基于FPGA的LCD显示时序获取系统包括：
信号极性确定单元510，用于定义数据使能信号的极性，并根据所述数据使能信号的极性，确定水平同步信号和垂直同步信号的极性；
时序参数抓取单元520，连接于所述信号极性判定单元，用于根据所述数据使能信号、所述水平同步信号和所述垂直同步信号的极性，抓取并计算时序参数；以及
判定单元530，连接于所述时序参数抓取单元和所述信号极性确定单元，判定所述时序参数是否满足时序参数关系式，如果满足，则根据获取的所述时序参数显示相关数据。
优选地，数据使能信号的极性包括所述极性包括第一极性和第二极性。判定单元还用于在所述时序参数是否满足时序参数关系式时，发送控制信号至所述信号极性确定单元，控制所述信号极性确定单元重新定义所述数据使能信号的极性。
优选地，所述数据使能信号有效时，所述水平同步信号和所述垂直同步信号有效。
优选地，所述时序参数关系式为：
Htotal＝X+HFP+HSYNC+HBP
Vtotal＝Y+VFP+VSYNC+VBP
其中，Htotal表示LCD显示时序的水平总点数，X表示实际显示水平点数，HFP表示水平前沿，HSYNC表示水平同步脉冲，HBP表示水平后沿，Vtotal表示垂直总行数，Y表示实际显示垂直行数，VFP表示垂直前沿，VSYNC表示垂直同步脉冲，VBP表示垂直后沿。
有利地，通过本发明提供的基于FPGA的LCD显示时序获取方法和系统，通过数据使能信号的极性来确定水平同步信号和垂直同步信号的极性，之后根据水平同步信号和垂直同步信号的极性来抓取并计算时序参数，在时序参数是否满足时序参数关系式的情况下在LCD屏幕上显示相关数据。本发明可以实时的抓取和分析当前显示LCD的数据，从中获取需要的LCD时序，从而避免了频繁人工抓取LCD时序数据，以及庞大LCD时序数据的管理和配置工作，大大提供了系统的兼容性和适用性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于FPGA的LCD显示时序获取方法，其特征在于，包括以下步骤：
步骤S1：定义数据使能信号的极性；
步骤S2：根据所述数据使能信号的极性，确定水平同步信号和垂直同步信号的极性；
步骤S3：抓取并计算时序参数；以及
步骤S4：判定所述时序参数是否满足时序参数关系式，如果满足，则根据获取的所述时序参数显示相关数据。
2.如权利要求1所述的基于FPGA的LCD显示时序获取方法，其特征在于，所述数据使能信号的极性包括所述极性包括第一极性和第二极性，是所述步骤S1中，所述数据使能信号的极性被定义为所述第一极性。
3.如权利要求2所述的基于FPGA的LCD显示时序获取方法，其特征在于，如果在所述步骤S4中，所述时序参数不满足所述时序参数关系式，则所述方法还包括以下步骤：
步骤S5：将所述数据使能信号的极性定义为所述第二极性，并重复所述步骤S2至所述步骤S4。
4.如权利要求1所述的基于FPGA的LCD显示时序获取方法，其特征在于，所述数据使能信号有效时，所述水平同步信号和所述垂直同步信号有效。
5.如权利要求1所述的基于FPGA的LCD显示时序获取方法，其特征在于，所述时序参数关系式为：
Htotal＝X+HFP+HSYNC+HBP
Vtotal＝Y+VFP+VSYNC+VBP
其中，Htotal表示LCD显示时序的水平总点数，X表示实际显示水平点数，HFP表示水平前沿，HSYNC表示水平同步脉冲，HBP表示水平后沿，Vtotal表示垂直总行数，Y表示实际显示垂直行数，VFP表示垂直前沿，VSYNC表示垂直同步脉冲，VBP表示垂直后沿。
6.一种基于FPGA的LCD显示时序获取系统，其特征在于，包括：
信号极性确定单元，用于定义数据使能信号的极性，并根据所述数据使能信号的极性，确定水平同步信号和垂直同步信号的极性；
时序参数抓取单元，连接于所述信号极性判定单元，用于根据所述数据使能信号、所述水平同步信号和所述垂直同步信号的极性，抓取并计算时序参数；以及
判定单元，连接于所述时序参数抓取单元和所述信号极性确定单元，判定所述时序参数是否满足时序参数关系式，如果满足，则根据获取的所述时序参数显示相关数据。
7.如权利要求6所述的基于FPGA的LCD显示时序获取系统，其特征在于，所述数据使能信号的极性包括所述极性包括第一极性和第二极性。
8.如权利要求7所述的基于FPGA的LCD显示时序获取系统，其特征在于，所述判定单元还用于在所述时序参数是否满足时序参数关系式时，发送控制信号至所述信号极性确定单元，控制所述信号极性确定单元重新定义所述数据使能信号的极性。
9.如权利要求6所述的基于FPGA的LCD显示时序获取系统，其特征在于，所述数据使能信号有效时，所述水平同步信号和所述垂直同步信号有效。
10.如权利要求6所述的基于FPGA的LCD显示时序获取系统，其特征在于，所述时序参数关系式为：
Htotal＝X+HFP+HSYNC+HBP
Vtotal＝Y+VFP+VSYNC+VBP
其中，Htotal表示LCD显示时序的水平总点数，X表示实际显示水平点数，HFP表示水平前沿，HSYNC表示水平同步脉冲，HBP表示水平后沿，Vtotal表示垂直总行数，Y表示实际显示垂直行数，VFP表示垂直前沿，VSYNC表示垂直同步脉冲，VBP表示垂直后沿。
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