CN105391405A - 基于gd32f103zet6的pgc数字解调电路 - Google Patents

Abstract

本发明公开了一个基于GD32F103ZET6的PGC数字解调电路，该电路包括GD32F103ZET6数字处理芯片、过零检测电路、外扩RAM电路、AD转换电路、DDS信号波形产生电路、载波差分运算放大电路和干涉信号运算放大电路。其中本发明中载波差分运算放大电路和干涉信号运算放大电路两端分别都使用了运算放大芯片，载波信号的一端还使用了差分放大芯片，使原始信号不失真的被放大。首先将A/D采集的两路信号变为采集一路信号，另一路信号经过过零检测电路输入到单片机中，再经过单片机模拟采集信号，本发明具有采样精度高、直流漂移小、抗干扰能力强、结构简单、工作稳定等优点。

Description

基于GD32F103ZET6的PGC数字解调电路

技术领域

本发明涉及了光纤传感技术中数字信号解调技术，具体涉及了一种基于GD32F103ZET6的PGC数字解调电路。

背景技术

相位产生载波技术(PGC)是在光纤传感技术中一种非常流行的技术，具有解调结构简单，对硬件要求小的特点。

中国发明专利申请201110302332.1基于相位生成载波解调的光纤水下长输管道泄漏检测装置，采用PGC模拟电路解调方法对光纤感测系统检测到的信号进行解调，此种解调方法存在一系列问题：(1)模拟电路模块芯片的温度漂移会引起输出信号的直流漂移，而且这个直流漂移很难从根本上消除；(2)PGC解调采用模拟电路方式实现，就不能充分发挥该技术易于阵列化的优势，同时系统性能受电阻电容特性参数的影响大，稳定性差，以及电路体积大，配置不方便；(3)PGC模拟解调电路中可能引入新的噪声，这些噪声与有用信号想混叠、放大，形成噪声累积且难以分离，不利于检测信号的提取；(4)PGC模拟解调电路中干扰噪声大，对检测信号影响大，从而导致检测系统定位精度不高。

而随着数字信号处理理论和数字处理芯片的迅速发展，数字信号处理的应用范围也在不断扩大。利用数字信号处理技术可以将复杂的解调过程集成到几片数字处理芯片上处理，从而大大简化了系统的调试工作。因此相对于PGC模拟电路解调，PGC数字解调具有不少优点：(1)数字解调的各部分工作完全由软件完成，因此可以消除模拟解调因素引起的直流漂移问题；(2)PGC数字解调有设计相对容易、调试简单、易阵列化处理等优点；(3)PGC数字化解调的数字采集系统采用微处理器，对原来的PGC模拟解调电路改为算法程序实现，使得系统具有较强的灵活性，同时减少了模拟解调电路里的复杂因素引起的干扰噪声，有利于检测信号的提取；(4)PGC数字解调系统能达到较高的检测精度。

发明内容

本发明的目的就是针对现有技术的不足，提供一种基于GD32F103ZET6的PGC数字解调电路。

一个基于GD32F103ZET6的PGC数字解调电路包括中央处理电路、外扩RAM电路、过零检测电路、AD转换电路、DDS信号波形产生电路、载波差分运算放大电路和干涉信号运算放大电路。

其中本发明中载波差分运算放大电路和干涉信号运算放大电路两端分别都使用了运算放大芯片，载波信号的一端还使用了差分放大芯片，使原始信号不失真的被放大；

干涉信号运算放大电路包括第一运算放大芯片U14、接插件J2、第一铝电解电容C54、第一陶瓷电容C53、第二陶瓷电容C57、第一电阻R32、第二电阻R33、第三电阻R34；所述的第一运算放大芯片U14的型号为OP37；

第一运算放大芯片U14的3脚与第一电阻R32一端、第一铝电解电容C54的阴极连接，第一电阻R32另一端接模拟地，第一铝电解电容C54的阳极与接插件J2的1脚连接；第一运算放大芯片U14的2脚与第二电阻R33一端、第三电阻R34的一端连接，第二电阻R33另一端接模拟地，第三电阻R34的另一端与第一运算放大芯片U14的6脚连接，第一运算放大芯片U14的7脚与第一陶瓷电容C53一端连接并接+15V电压，第一陶瓷电容C53另一端接模拟地，第一运算放大芯片U14的4脚与第二陶瓷电容C57一端连接并接-15V电压，第二陶瓷电容C57另一端接模拟地；接插件J2的2脚接模拟地。

所述的差分运算放大电路包括差分放大芯片U3、第三陶瓷电容C3、第四陶瓷电容C9、第五陶瓷电容C5、第六陶瓷电容C1、第七陶瓷电容C10、第四电阻R3、第五电阻R7、第六电阻R8、接插件J1和第二运算放大芯片U2；差分放大芯片U3的型号为INA133U；运算放大芯片U2的型号为OP37；

差分放大芯片U3的4脚与第三陶瓷电容C3的一端连接并接-15V电压，第三陶瓷电容C3另一端接模拟地，3脚与DDS芯片U4的20脚连接，2脚与DDS芯片U4的19脚连接，1脚与接数字地，差分放大芯片U3的5脚与差分放大芯片U3的6脚、第五陶瓷电容C5一端连接，第五陶瓷电容C5另一端与第四电阻R3一端、第二运算放大芯片U2的3脚，第四电阻R3另一端接模拟地，差分放大芯片U3的7脚与第四陶瓷电容C9一端连接并接+15V电压，第四陶瓷电容C9另一端接模拟地，差分放大芯片U3的8脚架空，第二运算放大芯片U2的2脚与第五电阻R7一端、第六电阻R8一端连接，第五电阻R7另一端接模拟地，第六电阻R8另一端与第二运算放大芯片U2的6脚连接、接插件J1连接，第二运算放大芯片U2的7脚与第六陶瓷电容C1一端连接并接+15V电压，第六陶瓷电容C1另一端接模拟地；第二运算放大芯片U2的4脚与第七陶瓷电容C10一端连接并接-15V电压，第七陶瓷电容C10另一端接模拟地；

所述的DDS信号波形产生电路包括DAC转换芯片U1、DDS芯片U4、有源晶振芯片U5、第八陶瓷电容C11、第九陶瓷电容C14、第十陶瓷电容C15、第十一陶瓷电容C16、第十二陶瓷电容C8、第十三陶瓷电容C13、第十四陶瓷电容C6、第十五陶瓷电容C2、第十六陶瓷电容C12、第十七陶瓷电容C7、第十八陶瓷电容C4、第七电阻R9、第八电阻R1、第九电阻R6、第十电阻R5、第十一电阻R4、第十二电阻R2；所述的DDS芯片U4的型号为AD9834；DAC转换芯片U1的型号为AD5620；

DDS芯片U4的1脚与第八电阻R1一端、第十五陶瓷电容C2一端连接，第八电阻R1另一端与第十五陶瓷电容C2另一端、DAC装换芯片U1的3脚、DAC装换芯片U1的4脚连接，DAC装换芯片U1的5、6、7脚依次与GD32F103ZET6芯片U8的4、41、43脚连接，DAC装换芯片U1的1脚接3.3V的电压，DAC装换芯片U1的8脚接数字地，DAC装换芯片U1的2脚架空；DDS芯片U4的2脚与第十四陶瓷电容C6一端连接，第十四陶瓷电容C6另一端然后接模拟地；DDS芯片U4的3脚与第十二陶瓷电容C8一端连接，第十二陶瓷电容C8另一端接3.3V电压；DDS芯片U4的4脚与第八陶瓷电容C11一端连接并接3.3V电压，第八陶瓷电容C11另一端接模拟地；DDS芯片U4的5脚与第十三陶瓷电容C13一端连接并接3.3V电压，第十三陶瓷电容C13另一端接模拟地；DDS芯片U4的6脚与第九陶瓷电容C14一端、第十陶瓷电容C15一端连接，第九陶瓷电容C14另一端、第十陶瓷电容C15另一端接模拟地；DDS芯片U4的7脚接数字地；DDS芯片U4的8脚与第七电阻R9一端连接，第七电阻R9另一端与有源晶振芯片U5的OUT脚连接，有源晶振芯片U5的VCC脚与第十六陶瓷电容C16一端连接并接3.3V的电压，第十六陶瓷电容C16另一端接数字地，有源晶振芯片U5的GND脚接数字地，有源晶振芯片U5的NC脚架空；DDS芯片U4的9、10、11、13、14、15脚依次与GD32F103ZET6芯片U8的2、3、1、43、41、40脚连接；DDS芯片U4的12脚接地；DDS芯片U4的16脚与第九电阻R6一端连接，第九电阻R6另一端接数字地；DDS芯片U4的17脚与第十六陶瓷电容C12一端、第十电阻R5一端连接，第十六陶瓷电容C12另一端接数字地，第十电阻R5另一端与DDS芯片U4的19脚、第十一电阻R4一端、第十七陶瓷电容C7的一端连接，第十一电阻R4另一端接数字地，第十七陶瓷电容C7的另一端接数字地，DDS芯片U4的20脚与第十二电阻R2一端、第十八陶瓷电容C4一端连接，第十二电阻R2另一端、第十八陶瓷电容C4另一端接模拟地，DDS芯片U4的18脚接模拟地；

所述的AD采集电路包括基准电压芯片U13、AD采集芯片U15、第一钽电容C50、第二钽电容C45、第三钽电容C47、第四钽电容C59、第五钽电容C55、第十九陶瓷电容C51、第二十陶瓷电容C49、第二十一陶瓷电容C52、第二十二陶瓷电容C46、第二十三陶瓷电容C48、第二十四陶瓷电容C58、第二十五陶瓷电容C56、第十三电阻R28、第十四电阻R29、第十五电阻R31、第十六电阻R35、第一滑动变阻R30、第一测试插座TP1、第二测试插座TP2；所述的AD采集芯片U15的型号为AD7655；基准电压芯片U13的型号为ADR431；

AD采集芯片U15的37脚与第一测试插座TP1、第二十一陶瓷电容C52的一端、第二十陶瓷电容C49一端、第一滑动变阻R30的一个固定端、基准电压芯片U13的6脚连接，AD采集芯片U15的38脚与第二十一陶瓷电容C52另一端连接并接模拟地，第二十陶瓷电容C49另一端与第十三电阻R28的一端连接，第十三电阻R28的另一端与基准电压芯片U13的7脚连接，基准电压芯片U13的6脚与第一滑动变阻R30的一端连接，第一滑动变阻R30的活动端与第十四电阻R29一端连接，第十四电阻R29另一端与基准电压芯片U13的5脚连接，第一滑动变阻R30的另一个固定端与第十五电阻R31一端连接，第十五电阻R31另一端与基准电压芯片U13的4脚连接并接模拟地，基准电压芯片U13的2脚与第一钽电容C50阳极、第十九陶瓷电容C51一端连接并接+5V电压，第一钽电容C50阴极、第十九陶瓷电容C51另一端接模拟地，基准电压芯片U13的1、8、3脚架空；AD采集芯片U15的4、6、8、17、20脚接数字地；AD采集芯片U15的2脚与第五钽电容C55阳极、第二十五陶瓷电容C56一端连接并接+5V电压，第五钽电容C55阴极、第二十五陶瓷电容C56另一端接模拟地；AD采集芯片U15的1、45、47、48脚接模拟地；AD采集芯片U15的36脚与第四钽电容C59的阳极、第二十四陶瓷电容C58的一端连接并接+5V电压，第四钽电容C59阴极、第二十四陶瓷电容C58的另一端接模拟地；AD采集芯片U15的7脚与第十六电阻R35一端连接，第十六电阻R35另一端接+5V电压；AD采集芯片U15的18脚与第三钽电容C47阳极、第二十三陶瓷电容C48一端连接并接+3.3V电压，第三钽电容C47阴极、第二十三陶瓷电容C48另一端接模拟地；AD采集芯片U15的19脚与第二钽电容C45阳极、第二十二陶瓷电容C46一端连接并接+5V电压，第二钽电容C45阴极、第二十二陶瓷电容C46另一端接模拟地；AD采集芯片U15的3、5、9、10、11、12、13、14、15、16、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35脚分别与GD32F103ZET6芯片U8的122、5、85、86、114、115、58、59、60、63、64、65、66、67、68、77、78、79、97、98、118、123、75、74、42脚连接；AD采集芯片U15的39、40、41、44脚架空；

AD采集芯片U15的46脚与第二测试插座TP2连接；

所述的过零检测电路包括数字逻辑芯片U6A、第二十六陶瓷电容C17、第十七电阻R10、第十八电阻R11、第十九电阻R100；所述的数字逻辑芯片U6A的型号为TL714；

数字逻辑芯片U6A的3脚与第二十六陶瓷电容C17一端、第十七电阻一端连接，第二十六陶瓷电容C17的另一端与第二运算放大芯片U2的6脚连接，第十七电阻的另一端接模拟地；数字逻辑芯片U6A的2脚与第十八电阻R11的一端连接，第十八电阻R11的另一端接模拟地；数字逻辑芯片U6A的8脚接+5V的电压；数字逻辑芯片U6A的5脚接模拟地；数字逻辑芯片U6A的6脚与第十九电阻R100的一端连接，第十九电阻的另一端与GD32F103ZET6芯片U8的116脚连接；

所述的外扩RAM电路包括SRAM芯片U7、第二十七陶瓷电容C18、第二十八陶瓷电容C19、第二十电阻R12；所述的SRAM芯片U7的型号为IS62WV51216BLL-55TLI；

SRAM芯片U7的6脚与第二十电阻R12一端、GD32F103ZET6芯片U8的125脚连接，第二十电阻R12的另一端接3.3V的电压；SRAM芯片U7的11脚与第二十七陶瓷电容C18一端连接并接3.3V电压，第二十七陶瓷电容C18的另一端接数字地；SRAM芯片U7的12、34脚接数字地；SRAM芯片U7的33脚与第二十八陶瓷电容C19一端连接并接3.3V电压，第二十八陶瓷电容C19另一端接数字地；SRAM芯片U7的1、2、3、4、5、7、8、9、10、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、35、36、37、38、39、40、41、42、43、44脚与GD32F103ZET6芯片U8的14、13、12、11、10、85、86、114、115、58、59、60、63、119、80、90、89、88、87、81、57、56、55、54、82、64、65、66、67、68、77、78、79、141、142、118、53、50、15脚连接；

所述的中央处理电路包括中央处理芯片U8、第二十一电阻R22、第二十九陶瓷电容C21、第三十陶瓷电容C24、第一晶振X1；所述的中央处理芯片U8的型号为GD32F103ZET6；

中央处理芯片U8的138脚与第二十一电阻R22的一端连接，第二十一电阻R22的另一端接数字地；中央处理芯片U8的23脚与第二十九陶瓷电容C21的一端、第一晶振X1一端连接，第二十九陶瓷电容C21的另一端接数字地；中央处理芯片U8的24脚与第三十陶瓷电容C24的一端、第一晶振X1另一端连接，第三十陶瓷电容C24的另一端接数字地；中央处理芯片U8的71、107、143、38、16、51、61、83、94、120、130脚接数字地；中央处理芯片U8的72、108、144、39、17、52、62、84、95、121、131脚接3.3V电压，中央处理芯片U8的在文中未提及的引脚皆架空。

本发明的有益效果是：采用了基于GD32F103ZET6的PGC数字解调电路，该电路使用了基于GD32F103ZET6芯片，该芯片拥有内置的ARM核心，与所有ARM工具和软件兼容。主频最高频率能够达到108MHZ，拥有2个12位的模数转换器，1us的转换时间，具有双采样和保持功能。利用PGC数字解调方法，克服了传统模拟电路解调所带来的缺陷，消除模拟电路解调引起的直流漂移问题，改善了系统信噪比，提高了系统灵敏度，使应用到生活中更加普遍。

附图说明

图1本发明中的PGC数字解调电路工作原理示意图；

图2本发明中PGC数字解调电路中的中央处理电路示意图；

图3本发明中PGC数字解调电路中的干涉信号运算放大电路示意图；

图4本发明中PGC数字解调电路中的差分运算放大电路示意图；

图5本发明中PGC数字解调电路中的DDS电路示意图；

图6本发明中PGC数字解调电路中的AD采集电路示意图；

图7本发明中PGC数字解调电路中的过零检测电路示意图；

图8本发明中PGC数字解调电路中的外扩RAM电路示意图。

具体实施方法

如图1所示，一个基于GD32F103ZET6的PGC数字解调电路包括GD32F103ZET6数字处理芯片、过零检测电路、外扩RAM电路、AD转换电路、DDS信号波形产生电路、载波差分运算放大电路和干涉信号运算放大电路；其中载波差分运算放大电路和干涉信号运算放大电路两端分别都使用了运算放大芯片，载波信号的一端还使用了差分放大芯片，使原始信号不失真的被放大；

如图3所述的干涉信号运算放大电路包括第一运算放大芯片U14、接插件J2、第一铝电解电容C54、第一陶瓷电容C53、第二陶瓷电容C57、第一电阻R32、第二电阻R33、第三电阻R34；所述的第一运算放大芯片U14的型号为OP37；

所述的第一运算放大芯片U14的3脚与第一电阻R32一端、第一铝电解电容C54的阴极连接，第一电阻R32另一端接模拟地，第一铝电解电容C54的阳极与接插件J2的1脚连接；第一运算放大芯片U14的2脚与第二电阻R33一端、第三电阻R34的一端连接，第二电阻R33另一端接模拟地，第三电阻R34的另一端与第一运算放大芯片U14的6脚连接，第一运算放大芯片U14的7脚与第一陶瓷电容C53一端连接并接+15V电压，第一陶瓷电容C53另一端接模拟地，第一运算放大芯片U14的4脚与第二陶瓷电容C57一端连接并接-15V电压，第二陶瓷电容C57另一端接模拟地；接插件J2的2脚接模拟地。

如图4所述的差分运算放大电路包括差分放大芯片U3、第三陶瓷电容C3、第四陶瓷电容C9、第五陶瓷电容C5、第六陶瓷电容C1、第七陶瓷电容C10、第四电阻R3、第五电阻R7、第六电阻R8、接插件J1和第二运算放大芯片U2；差分放大芯片U3的型号为INA133U；运算放大芯片U2的型号为OP37；

所述的差分放大芯片U3的4脚与第三陶瓷电容C3的一端连接并接-15V电压，第三陶瓷电容C3另一端接模拟地，3脚与DDS芯片U4的20脚连接，2脚与DDS芯片U4的19脚连接，1脚与接数字地，差分放大芯片U3的5脚与差分放大芯片U3的6脚、第五陶瓷电容C5一端连接，第五陶瓷电容C5另一端与第四电阻R3一端、第二运算放大芯片U2的3脚，第四电阻R3另一端接模拟地，差分放大芯片U3的7脚与第四陶瓷电容C9一端连接并接+15V电压，第四陶瓷电容C9另一端接模拟地，差分放大芯片U3的8脚架空，第二运算放大芯片U2的2脚与第五电阻R7一端、第六电阻R8一端连接，第五电阻R7另一端接模拟地，第六电阻R8另一端与第二运算放大芯片U2的6脚连接、接插件J1连接，第二运算放大芯片U2的7脚与第六陶瓷电容C1一端连接并接+15V电压，第六陶瓷电容C1另一端接模拟地；第二运算放大芯片U2的4脚与第七陶瓷电容C10一端连接并接-15V电压，第七陶瓷电容C10另一端接模拟地；

如图5所述的DDS信号波形产生电路包括DAC转换芯片U1、DDS芯片U4、有源晶振芯片U5、第八陶瓷电容C11、第九陶瓷电容C14、第十陶瓷电容C15、第十一陶瓷电容C16、第十二陶瓷电容C8、第十三陶瓷电容C13、第十四陶瓷电容C6、第十五陶瓷电容C2、第十六陶瓷电容C12、第十七陶瓷电容C7、第十八陶瓷电容C4、第七电阻R9、第八电阻R1、第九电阻R6、第十电阻R5、第十一电阻R4、第十二电阻R2；所述的DDS芯片U4的型号为AD9834；DAC转换芯片U1的型号为AD5620；

所述的DDS芯片U4的1脚与第八电阻R1一端、第十五陶瓷电容C2一端连接，第八电阻R1另一端与第十五陶瓷电容C2另一端、DAC装换芯片U1的3脚、DAC装换芯片U1的4脚连接，DAC装换芯片U1的5、6、7脚依次与GD32F103ZET6芯片U8的4、41、43脚连接，DAC装换芯片U1的1脚接3.3V的电压，DAC装换芯片U1的8脚接数字地，DAC装换芯片U1的2脚架空；DDS芯片U4的2脚与第十四陶瓷电容C6一端连接，第十四陶瓷电容C6另一端然后接模拟地；DDS芯片U4的3脚与第十二陶瓷电容C8一端连接，第十二陶瓷电容C8另一端接3.3V电压；DDS芯片U4的4脚与第八陶瓷电容C11一端连接并接3.3V电压，第八陶瓷电容C11另一端接模拟地；DDS芯片U4的5脚与第十三陶瓷电容C13一端连接并接3.3V电压，第十三陶瓷电容C13另一端接模拟地；DDS芯片U4的6脚与第九陶瓷电容C14一端、第十陶瓷电容C15一端连接，第九陶瓷电容C14另一端、第十陶瓷电容C15另一端接模拟地；DDS芯片U4的7脚接数字地；DDS芯片U4的8脚与第七电阻R9一端连接，第七电阻R9另一端与有源晶振芯片U5的OUT脚连接，有源晶振芯片U5的VCC脚与第十六陶瓷电容C16一端连接并接3.3V的电压，第十六陶瓷电容C16另一端接数字地，有源晶振芯片U5的GND脚接数字地，有源晶振芯片U5的NC脚架空；DDS芯片U4的9、10、11、13、14、15脚依次与GD32F103ZET6芯片U8的2、3、1、43、41、40脚连接；DDS芯片U4的12脚接地；DDS芯片U4的16脚与第九电阻R6一端连接，第九电阻R6另一端接数字地；DDS芯片U4的17脚与第十六陶瓷电容C12一端、第十电阻R5一端连接，第十六陶瓷电容C12另一端接数字地，第十电阻R5另一端与DDS芯片U4的19脚、第十一电阻R4一端、第十七陶瓷电容C7的一端连接，第十一电阻R4另一端接数字地，第十七陶瓷电容C7的另一端接数字地，DDS芯片U4的20脚与第十二电阻R2一端、第十八陶瓷电容C4一端连接，第十二电阻R2另一端、第十八陶瓷电容C4另一端接模拟地，DDS芯片U4的18脚接模拟地；

如图6所述的AD采集电路包括基准电压芯片U13、AD采集芯片U15、第一钽电容C50、第二钽电容C45、第三钽电容C47、第四钽电容C59、第五钽电容C55、第十九陶瓷电容C51、第二十陶瓷电容C49、第二十一陶瓷电容C52、第二十二陶瓷电容C46、第二十三陶瓷电容C48、第二十四陶瓷电容C58、第二十五陶瓷电容C56、第十三电阻R28、第十四电阻R29、第十五电阻R31、第十六电阻R35、第一滑动变阻R30、第一测试插座TP1、第二测试插座TP2；所述的AD采集芯片U15的型号为AD7655；基准电压芯片U13的型号为ADR431；

所述的AD采集芯片U15的37脚与第一测试插座TP1、第二十一陶瓷电容C52的一端、第二十陶瓷电容C49一端、第一滑动变阻R30的一个固定端、基准电压芯片U13的6脚连接，AD采集芯片U15的38脚与第二十一陶瓷电容C52另一端连接并接模拟地，第二十陶瓷电容C49另一端与第十三电阻R28的一端连接，第十三电阻R28的另一端与基准电压芯片U13的7脚连接，基准电压芯片U13的6脚与第一滑动变阻R30的一端连接，第一滑动变阻R30的活动端与第十四电阻R29一端连接，第十四电阻R29另一端与基准电压芯片U13的5脚连接，第一滑动变阻R30的另一个固定端与第十五电阻R31一端连接，第十五电阻R31另一端与基准电压芯片U13的4脚连接并接模拟地，基准电压芯片U13的2脚与第一钽电容C50阳极、第十九陶瓷电容C51一端连接并接+5V电压，第一钽电容C50阴极、第十九陶瓷电容C51另一端接模拟地，基准电压芯片U13的1、8、3脚架空；AD采集芯片U15的4、6、8、17、20脚接数字地；AD采集芯片U15的2脚与第五钽电容C55阳极、第二十五陶瓷电容C56一端连接并接+5V电压，第五钽电容C55阴极、第二十五陶瓷电容C56另一端接模拟地；AD采集芯片U15的1、45、47、48脚接模拟地；AD采集芯片U15的36脚与第四钽电容C59的阳极、第二十四陶瓷电容C58的一端连接并接+5V电压，第四钽电容C59阴极、第二十四陶瓷电容C58的另一端接模拟地；AD采集芯片U15的7脚与第十六电阻R35一端连接，第十六电阻R35另一端接+5V电压；AD采集芯片U15的18脚与第三钽电容C47阳极、第二十三陶瓷电容C48一端连接并接+3.3V电压，第三钽电容C47阴极、第二十三陶瓷电容C48另一端接模拟地；AD采集芯片U15的19脚与第二钽电容C45阳极、第二十二陶瓷电容C46一端连接并接+5V电压，第二钽电容C45阴极、第二十二陶瓷电容C46另一端接模拟地；AD采集芯片U15的3、5、9、10、11、12、13、14、15、16、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35脚分别与GD32F103ZET6芯片U8的122、5、85、86、114、115、58、59、60、63、64、65、66、67、68、77、78、79、97、98、118、123、75、74、42脚连接；AD采集芯片U15的39、40、41、44脚架空；AD采集芯片U15的46脚与第二测试插座TP2连接；

如图7所述的过零检测电路包括数字逻辑芯片U6A、第二十六陶瓷电容C17、第十七电阻R10、第十八电阻R11、第十九电阻R100；所述的数字逻辑芯片U6A的型号为TL714；

所述的数字逻辑芯片U6A的3脚与第二十六陶瓷电容C17一端、第十七电阻一端连接，第二十六陶瓷电容C17的另一端与第二运算放大芯片U2的6脚连接，第十七电阻的另一端接模拟地；数字逻辑芯片U6A的2脚与第十八电阻R11的一端连接，第十八电阻R11的另一端接模拟地；数字逻辑芯片U6A的8脚接+5V的电压；数字逻辑芯片U6A的5脚接模拟地；数字逻辑芯片U6A的6脚与第十九电阻R100的一端连接，第十九电阻的另一端与GD32F103ZET6芯片U8的116脚连接；

如图8所述的外扩RAM电路包括SRAM芯片U7、第二十七陶瓷电容C18、第二十八陶瓷电容C19、第二十电阻R12；所述的SRAM芯片U7的型号为IS62WV51216BLL-55TLI；

所述的SRAM芯片U7的6脚与第二十电阻R12一端、GD32F103ZET6芯片U8的125脚连接，第二十电阻R12的另一端接3.3V的电压；SRAM芯片U7的11脚与第二十七陶瓷电容C18一端连接并接3.3V电压，第二十七陶瓷电容C18的另一端接数字地；SRAM芯片U7的12、34脚接数字地；SRAM芯片U7的33脚与第二十八陶瓷电容C19一端连接并接3.3V电压，第二十八陶瓷电容C19另一端接数字地；SRAM芯片U7的1、2、3、4、5、7、8、9、10、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、35、36、37、38、39、40、41、42、43、44脚与GD32F103ZET6芯片U8的14、13、12、11、10、85、86、114、115、58、59、60、63、119、80、90、89、88、87、81、57、56、55、54、82、64、65、66、67、68、77、78、79、141、142、118、53、50、15连接；

如图2所示，所述的中央处理电路包括中央处理芯片U8、第二十一电阻R22、第二十九陶瓷电容C21、第三十陶瓷电容C24、第一晶振X1；所述的中央处理芯片U8的型号为GD32F103ZET6；

中央处理芯片U8的138脚与第二十一电阻R22的一端连接，第二十一电阻R22的另一端接数字地；中央处理芯片U8的23脚与第二十九陶瓷电容C21的一端、第一晶振X1一端连接，第二十九陶瓷电容C21的另一端接数字地；中央处理芯片U8的24脚与第三十陶瓷电容C24的一端、第一晶振X1另一端连接，第三十陶瓷电容C24的另一端接数字地；中央处理芯片U8的71、107、143、38、16、51、61、83、94、120、130脚接数字地；中央处理芯片U8的72、108、144、39、17、52、62、84、95、121、131脚接3.3V电压，中央处理芯片U8的在文中未提及的引脚皆架空。。

本数字解调电路涉及到两路信号，一路为载波信号，另一路为干涉信号。载波信号通过DDS波形模块产生，DDS模块是由GD32F103ZET6中央处理芯片控制，AD9834(U4)和AD5620(U1)芯片共同完成的DDS波形输出，从而产生高频载波信号，将载波信号通过差分运算放大器(U2)进行放大输出(Y1)。干涉信号通过管脚(J2)输入进来然后直接通过运算放大器(U14)进行放大输出(S)。然后将载波信号(Y1)输入到过零检测电路中，过零检测电路使用TI公司的TL714芯片，再将信号送到GD32F103ZET6中央处理芯片的外部中断模拟采集信号，将干涉信号(S)送入到AD转换电路。其中AD转换电路使用的是AD公司的AD7655芯片。最后将采集到的信号送入到GD32F103ZET6中央处理芯片，通过GD32F103ZET6中央处理芯片控制AD数据的采集。

PGC数字解调系统主要在GD32F103ZET6中央处理模块内完成一系列数字解调算法，包括信号调节后的干涉信号、一倍频载波信号、二倍频载波信号、第一混频运算、第二混频运算、第一低通滤波运算、第二低通滤波运算、第一微分运算、第二微分运算、第一交叉相乘运算、第二交叉相乘运算、减法运算、积分运算；数据分析与处理系统包括RS232串口数据传输模块和计算机。

Claims (1)

1.基于GD32F103ZET6的PGC数字解调电路，包括中央处理电路、外扩RAM电路、过零检测电路、AD转换电路、DDS信号波形产生电路、载波差分运算放大电路和干涉信号运算放大电路；

其特征在于：干涉信号运算放大电路包括第一运算放大芯片U14、接插件J2、第一铝电解电容C54、第一陶瓷电容C53、第二陶瓷电容C57、第一电阻R32、第二电阻R33、第三电阻R34；所述的第一运算放大芯片U14的型号为OP37；

第一运算放大芯片U14的3脚与第一电阻R32一端、第一铝电解电容C54的阴极连接，第一电阻R32另一端接模拟地，第一铝电解电容C54的阳极与接插件J2的1脚连接；第一运算放大芯片U14的2脚与第二电阻R33一端、第三电阻R34的一端连接，第二电阻R33另一端接模拟地，第三电阻R34的另一端与第一运算放大芯片U14的6脚连接，第一运算放大芯片U14的7脚与第一陶瓷电容C53一端连接并接+15V电压，第一陶瓷电容C53另一端接模拟地，第一运算放大芯片U14的4脚与第二陶瓷电容C57一端连接并接-15V电压，第二陶瓷电容C57另一端接模拟地；接插件J2的2脚接模拟地；

所述的差分运算放大电路包括差分放大芯片U3、第三陶瓷电容C3、第四陶瓷电容C9、第五陶瓷电容C5、第六陶瓷电容C1、第七陶瓷电容C10、第四电阻R3、第五电阻R7、第六电阻R8、接插件J1和第二运算放大芯片U2；差分放大芯片U3的型号为INA133U；运算放大芯片U2的型号为OP37；

差分放大芯片U3的4脚与第三陶瓷电容C3的一端连接并接-15V电压，第三陶瓷电容C3另一端接模拟地，3脚与DDS芯片U4的20脚连接，2脚与DDS芯片U4的19脚连接，1脚与接数字地，差分放大芯片U3的5脚与差分放大芯片U3的6脚、第五陶瓷电容C5一端连接，第五陶瓷电容C5另一端与第四电阻R3一端、第二运算放大芯片U2的3脚，第四电阻R3另一端接模拟地，差分放大芯片U3的7脚与第四陶瓷电容C9一端连接并接+15V电压，第四陶瓷电容C9另一端接模拟地，差分放大芯片U3的8脚架空，第二运算放大芯片U2的2脚与第五电阻R7一端、第六电阻R8一端连接，第五电阻R7另一端接模拟地，第六电阻R8另一端与第二运算放大芯片U2的6脚连接、接插件J1连接，第二运算放大芯片U2的7脚与第六陶瓷电容C1一端连接并接+15V电压，第六陶瓷电容C1另一端接模拟地；第二运算放大芯片U2的4脚与第七陶瓷电容C10一端连接并接-15V电压，第七陶瓷电容C10另一端接模拟地；

所述的DDS信号波形产生电路包括DAC转换芯片U1、DDS芯片U4、有源晶振芯片U5、第八陶瓷电容C11、第九陶瓷电容C14、第十陶瓷电容C15、第十一陶瓷电容C16、第十二陶瓷电容C8、第十三陶瓷电容C13、第十四陶瓷电容C6、第十五陶瓷电容C2、第十六陶瓷电容C12、第十七陶瓷电容C7、第十八陶瓷电容C4、第七电阻R9、第八电阻R1、第九电阻R6、第十电阻R5、第十一电阻R4、第十二电阻R2；所述的DDS芯片U4的型号为AD9834；DAC转换芯片U1的型号为AD5620；

DDS芯片U4的1脚与第八电阻R1一端、第十五陶瓷电容C2一端连接，第八电阻R1另一端与第十五陶瓷电容C2另一端、DAC装换芯片U1的3脚、DAC装换芯片U1的4脚连接，DAC装换芯片U1的5、6、7脚依次与GD32F103ZET6芯片U8的4、41、43脚连接，DAC装换芯片U1的1脚接3.3V的电压，DAC装换芯片U1的8脚接数字地，DAC装换芯片U1的2脚架空；DDS芯片U4的2脚与第十四陶瓷电容C6一端连接，第十四陶瓷电容C6另一端然后接模拟地；DDS芯片U4的3脚与第十二陶瓷电容C8一端连接，第十二陶瓷电容C8另一端接3.3V电压；DDS芯片U4的4脚与第八陶瓷电容C11一端连接并接3.3V电压，第八陶瓷电容C11另一端接模拟地；DDS芯片U4的5脚与第十三陶瓷电容C13一端连接并接3.3V电压，第十三陶瓷电容C13另一端接模拟地；DDS芯片U4的6脚与第九陶瓷电容C14一端、第十陶瓷电容C15一端连接，第九陶瓷电容C14另一端、第十陶瓷电容C15另一端接模拟地；DDS芯片U4的7脚接数字地；DDS芯片U4的8脚与第七电阻R9一端连接，第七电阻R9另一端与有源晶振芯片U5的OUT脚连接，有源晶振芯片U5的VCC脚与第十六陶瓷电容C16一端连接并接3.3V的电压，第十六陶瓷电容C16另一端接数字地，有源晶振芯片U5的GND脚接数字地，有源晶振芯片U5的NC脚架空；DDS芯片U4的9、10、11、13、14、15脚依次与GD32F103ZET6芯片U8的2、3、1、43、41、40脚连接；DDS芯片U4的12脚接地；DDS芯片U4的16脚与第九电阻R6一端连接，第九电阻R6另一端接数字地；DDS芯片U4的17脚与第十六陶瓷电容C12一端、第十电阻R5一端连接，第十六陶瓷电容C12另一端接数字地，第十电阻R5另一端与DDS芯片U4的19脚、第十一电阻R4一端、第十七陶瓷电容C7的一端连接，第十一电阻R4另一端接数字地，第十七陶瓷电容C7的另一端接数字地，DDS芯片U4的20脚与第十二电阻R2一端、第十八陶瓷电容C4一端连接，第十二电阻R2另一端、第十八陶瓷电容C4另一端接模拟地，DDS芯片U4的18脚接模拟地；

所述的AD采集电路包括基准电压芯片U13、AD采集芯片U15、第一钽电容C50、第二钽电容C45、第三钽电容C47、第四钽电容C59、第五钽电容C55、第十九陶瓷电容C51、第二十陶瓷电容C49、第二十一陶瓷电容C52、第二十二陶瓷电容C46、第二十三陶瓷电容C48、第二十四陶瓷电容C58、第二十五陶瓷电容C56、第十三电阻R28、第十四电阻R29、第十五电阻R31、第十六电阻R35、第一滑动变阻R30、第一测试插座TP1、第二测试插座TP2；所述的AD采集芯片U15的型号为AD7655；基准电压芯片U13的型号为ADR431；

AD采集芯片U15的37脚与第一测试插座TP1、第二十一陶瓷电容C52的一端、第二十陶瓷电容C49一端、第一滑动变阻R30的一个固定端、基准电压芯片U13的6脚连接，AD采集芯片U15的38脚与第二十一陶瓷电容C52另一端连接并接模拟地，第二十陶瓷电容C49另一端与第十三电阻R28的一端连接，第十三电阻R28的另一端与基准电压芯片U13的7脚连接，基准电压芯片U13的6脚与第一滑动变阻R30的一端连接，第一滑动变阻R30的活动端与第十四电阻R29一端连接，第十四电阻R29另一端与基准电压芯片U13的5脚连接，第一滑动变阻R30的另一个固定端与第十五电阻R31一端连接，第十五电阻R31另一端与基准电压芯片U13的4脚连接并接模拟地，基准电压芯片U13的2脚与第一钽电容C50阳极、第十九陶瓷电容C51一端连接并接+5V电压，第一钽电容C50阴极、第十九陶瓷电容C51另一端接模拟地，基准电压芯片U13的1、8、3脚架空；AD采集芯片U15的4、6、8、17、20脚接数字地；AD采集芯片U15的2脚与第五钽电容C55阳极、第二十五陶瓷电容C56一端连接并接+5V电压，第五钽电容C55阴极、第二十五陶瓷电容C56另一端接模拟地；AD采集芯片U15的1、45、47、48脚接模拟地；AD采集芯片U15的36脚与第四钽电容C59的阳极、第二十四陶瓷电容C58的一端连接并接+5V电压，第四钽电容C59阴极、第二十四陶瓷电容C58的另一端接模拟地；AD采集芯片U15的7脚与第十六电阻R35一端连接，第十六电阻R35另一端接+5V电压；AD采集芯片U15的18脚与第三钽电容C47阳极、第二十三陶瓷电容C48一端连接并接+3.3V电压，第三钽电容C47阴极、第二十三陶瓷电容C48另一端接模拟地；AD采集芯片U15的19脚与第二钽电容C45阳极、第二十二陶瓷电容C46一端连接并接+5V电压，第二钽电容C45阴极、第二十二陶瓷电容C46另一端接模拟地；AD采集芯片U15的3、5、9、10、11、12、13、14、15、16、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35脚分别与GD32F103ZET6芯片U8的122、5、85、86、114、115、58、59、60、63、64、65、66、67、68、77、78、79、97、98、118、123、75、74、42脚连接；AD采集芯片U15的39、40、41、44脚架空；AD采集芯片U15的46脚与第二测试插座TP2连接；

所述的过零检测电路包括数字逻辑芯片U6A、第二十六陶瓷电容C17、第十七电阻R10、第十八电阻R11、第十九电阻R100；所述的数字逻辑芯片U6A的型号为TL714；

数字逻辑芯片U6A的3脚与第二十六陶瓷电容C17一端、第十七电阻一端连接，第二十六陶瓷电容C17的另一端与第二运算放大芯片U2的6脚连接，第十七电阻的另一端接模拟地；数字逻辑芯片U6A的2脚与第十八电阻R11的一端连接，第十八电阻R11的另一端接模拟地；数字逻辑芯片U6A的8脚接+5V的电压；数字逻辑芯片U6A的5脚接模拟地；数字逻辑芯片U6A的6脚与第十九电阻R100的一端连接，第十九电阻的另一端与GD32F103ZET6芯片U8的116脚连接；

所述的外扩RAM电路包括SRAM芯片U7、第二十七陶瓷电容C18、第二十八陶瓷电容C19、第二十电阻R12；所述的SRAM芯片U7的型号为IS62WV51216BLL-55TLI；

SRAM芯片U7的6脚与第二十电阻R12一端、GD32F103ZET6芯片U8的125脚连接，第二十电阻R12的另一端接3.3V的电压；SRAM芯片U7的11脚与第二十七陶瓷电容C18一端连接并接3.3V电压，第二十七陶瓷电容C18的另一端接数字地；SRAM芯片U7的12、34脚接数字地；SRAM芯片U7的33脚与第二十八陶瓷电容C19一端连接并接3.3V电压，第二十八陶瓷电容C19另一端接数字地；SRAM芯片U7的1、2、3、4、5、7、8、9、10、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、35、36、37、38、39、40、41、42、43、44脚与GD32F103ZET6芯片U8的14、13、12、11、10、85、86、114、115、58、59、60、63、119、80、90、89、88、87、81、57、56、55、54、82、64、65、66、67、68、77、78、79、141、142、118、53、50、15脚连接；

所述的中央处理电路包括中央处理芯片U8、第二十一电阻R22、第二十九陶瓷电容C21、第三十陶瓷电容C24、第一晶振X1；所述的中央处理芯片U8的型号为GD32F103ZET6；

中央处理芯片U8的138脚与第二十一电阻R22的一端连接，第二十一电阻R22的另一端接数字地；中央处理芯片U8的23脚与第二十九陶瓷电容C21的一端、第一晶振X1一端连接，第二十九陶瓷电容C21的另一端接数字地；中央处理芯片U8的24脚与第三十陶瓷电容C24的一端、第一晶振X1另一端连接，第三十陶瓷电容C24的另一端接数字地；中央处理芯片U8的71、107、143、38、16、51、61、83、94、120、130脚接数字地；中央处理芯片U8的72、108、144、39、17、52、62、84、95、121、131脚接3.3V电压；中央处理芯片U8的在文中未提及的引脚皆架空。