CN105320895A - 用于联机加密处理的高性能自主硬件引擎 - Google Patents

Abstract

本申请案涉及用于联机加密处理的高性能自主硬件引擎。运行中加密引擎(101)定位在处理器总线(103及104)之间，且在总线(105)上经由外部存储器接口(106)连接到外部存储器(107)。可经由所述处理器总线中的一者(103)对配置寄存器(102)进行编程。经由所述处理器总线中的一者(104)将未经加密数据写入/读取到加密引擎(101)。所述加密引擎(101)经由外部存储器接口(106)与外部存储器(107)往返通信。所述外部存储器(107)包含可为未经加密或经加密的多个存储器区段。可使用相异及不同加密密钥加密经加密区段。根据需要，将多个加密核心动态分配到加密、解密及消息认证码产生。

Description

用于联机加密处理的高性能自主硬件引擎

技术领域

本发明的技术领域为数据加密。

背景技术

许多新兴应用程序需要物理安全性以及防御软件攻击的常规安全性。举例来说，在数字版权管理(DRM)中，计算机系统的拥有者具有破坏系统安全性以制作受保护的数字内容的非法副本的动机。

类似地，移动代理应用程序要求敏感电子交易在不受信任的主机上执行。所述主机可处于敌对者(adversary)的控制之下，所述敌对者在金融上具有破坏系统并改变移动代理的行为的动机。因此，在因特网时代，物理安全性对于启用许多应用程序来说是必要的。

建立物理安全系统的常规方式是基于在私有且防干扰的环境中建立含有处理器及存储器元件的处理系统，所述私有且防干扰的环境通常使用主动入侵检测器来实施。提供高级抗干扰可能十分昂贵。此外，这些系统的应用限于执行较小数目的安全性关键操作，这是因为系统计算能力受到可围封在小型抗干扰封装中的组件的限制。此外，这些处理器不够灵活，例如，其存储器或I/O子系统无法容易地升级。

仅要求单个处理器芯片具有抗干扰性将显著增强安全计算能力，使得具有较严苛的计算要求的应用成为可能。近来已提出安全处理器，其中仅单个处理器芯片是受信任的且包含芯片外存储器的所有其它组件的操作由所述处理器验证。

为实现单芯片安全处理器，必须开发防止攻击者干扰芯片外的不受信任的存储器的两个主要基元(primitive)：存储器完整性验证及加密。完整性验证检查敌对者是否改变运行程序的状态。如果检测到任何讹误(corruption)，那么处理器中止被干扰的任何任务以避免产生错误结果。加密确保存储在芯片外存储器中的数据的保密性。

为具有价值，验证及加密方案不可以对计算施加过大的性能惩罚。

鉴于芯片外存储器完整性验证，安全处理器可提供其中软件过程可在经认证环境中运行的干扰明显(TE)环境，使得确保检测到敌对者的任何物理干扰或软件干扰。TE环境实现例如经证明的执行及商业网格计算等应用，其中可在确保正确处理数据的计算环境的情况下出售计算能力。TE处理的性能开销主要取决于完整性验证的性能。

在使用完整性验证及加密两者的情况下，安全处理器可提供私有且经认证的抗干扰(PTR)环境，其中，此外，敌对者无法通过干扰或以其它方式观察系统操作来获得关于所述环境中的软件及数据的任何信息。PTR环境可实现可信第三方计算、安全移动代理及数字版权管理(DRM)应用。

首字母缩写词、缩写词及定义

发明内容

展示一种运行中加密引擎，所述运行中加密引擎可操作以加密被写入到多区段外部存储器的数据，且还可操作以解密从所述外部存储器的经加密区段读取的数据。在存储器写入之后还计算消息认证码(MAC)且将所述消息认证码(MAC)与经加密数据一起写入到外部存储器。在经加密存储器区段的读取期间再次计算MAC，且将结果与在经加密写入操作期间写入的MAC进行比较。在计算出的MAC与写入的MAC失配的情况下，发信号通知所述处理器指示无效数据的错误。

附图说明

在图式中说明本发明的这些方面及其它方面，其中：

图1展示本发明的框图。

图2为AES加密标准的高级流程图，

图3展示运行中加密系统的高级框图，

图4展示AES模式0处理的框图，以及

图5为AES模式1处理的框图。

具体实施方式

图1展示本发明的高级架构。块101为运行中加密引擎，所述运行中加密引擎定位在处理器总线103与总线104之间且经由总线105连接到外部存储器接口106。经由总线103将配置数据加载到配置寄存器102中，且经由总线104将未加密数据写入/读取到101。经由总线105将经加密数据传达到外部存储器接口106/从外部存储器接口106传达经加密数据。外部存储器107连接到106且由106控制。外部存储器107可由多个存储器区段组成。这些区段可为未经加密或经加密的，且可使用相异及不同的加密密钥来加密所述区段。

虽然对所采用的加密方法没有限制，但本文中描述的实施方案是基于高级加密标准(AES)。

AES为具有128位的块长度的块密码。所述标准允许三种不同的密钥长度：128位、192位或256位。对于128位密钥来说，加密由10轮处理组成，对于192位密钥来说，加密由12轮处理组成，且对于256位密钥来说，加密由14轮处理组成。

每一轮处理包含基于单个字节的替换步骤、逐行排列步骤、逐列混合步骤及轮密钥的添加。执行这四个步骤的次序对于加密及解密来说是不同的。

通过将密钥扩展到由44个4字节字组成的密钥调度表来产生轮密钥。

图2展示使用128位密钥的AES的总体结构。在密钥调度器210中产生轮密钥。在加密期间，将128位纯文本块201提供到块202，在块202处将第一轮密钥添加到纯文本块201。将201的输出提供到块203(在块203处计算第一轮)，接着是块204中的轮2到轮10。块204的输出为所得的128位密码文本块。

在解密期间，将128位密码文本块206提供到207，在207处将128位密码文本块206添加到最后一个轮密钥—在加密期间由轮10使用的轮密钥。在此操作之后是使用适当轮密钥以与轮1到轮10在加密期间的使用次序相反的次序计算轮1到轮10。208(轮10)的输出为128位纯文本块209。

图3为运行中加密/解密功能的高级框图。待在存储器写入操作期间加密的纯文本提供在数据总线305上，其中经解密的纯文本输出在存储器读取期间处在相同总线305上。在总线306上提供配置数据。经加密数据总线307介接到外部存储器控制器。

将配置数据从总线306输入到配置块301。AES核心块302含有执行加密工作的12个AES核心及6个GMAC核心。

此块执行由所述调度器定义的适当AES/GMAC/CBC-MAC操作。

将AES核心及GMAC核心的一半指派到RD路径且将另一半指派到WRT路径。

因为GMAC核心的操作速度为AES核心的两倍，因此，需要一半。

AES操作具有称为AESCTR及ECB+的2种操作模式。

针对每一唯一密钥更新写入一次及读取<n>次来优化AESCTR。

针对每一唯一密钥更新写入<n>次及读取<n>次来优化ECB+。

命令缓冲器块303通过接受在数据总线305上提交的新事务而跟踪并存储所有活动事务。命令缓冲器块303跟踪对提交到EMIF的命令的外部存储器接口(EMIF)响应。使用此信息，OTFA_EMIF具有确定哪一个命令与EMIF响应相关联的能力。需要此来确定哪一个命令及地址与EMIF所呈现的读取数据相关联。

调度器块304为主控制块，其控制

●数据路径路由

●AES/MAC操作

●读取/修改/写入操作

数据路径路由为AES操作的数据源的简单路由。存在2个可能的数据源，即，输入写入数据及EMIF读取数据。需要内部读取修改写入操作的读取事务或写入事务需要读取数据。

调度器块将在下列情况期间发布内部读取修改写入操作：

在ECB+写入操作期间，此时字节启用中的任何者对于每一16字节传送来说均不是有效的。

在写入操作期间，此时启用MAC且被写入的块并非完整32字节传送。

当读取命令并非32字节的倍数时，调度器块将在存取MAC启用区时发布经修改的读取命令。在表1中展示这些操作。

表1

在加密期间，调度器将首先确定此地址是否在加密区中，如果此地址不在加密区中那么绕过加密核心。

如果所述地址对加密操作来说为命中(hit)，那么其基于所述区的加密模式及认证模式确定操作类型。

接着，其将调度加密核心所需的加密任务以实施包含HASH计算的所述功能。

其检查以查看是否需要读取/修改/写入，接着调度适当命令。

在解密期间，调度器将首先确定此地址是否在加密区中，如果此地址不在加密区中，那么绕过加密核心。

如果所述地址对于加密操作来说为命中，那么其基于所述区的加密模式及认证模式确定操作类型。

基于此信息，其将确定其是否可在命令被发送到存储器之前且在读取数据由存储器返回之前开始早期加密操作。此早期操作实现较高性能，这是因为加密操作在发送回读取数据之前开始。

并且，其将检查HASHCACHE以确定此命令是否具有HIT，如果是MISS，那么其将在发送读取命令之前发布HASH读取。

当发送回RD_DATA时，使用记分牌来确定其与哪一个命令相关联，这允许到外部存储器的无序命令及来自所述存储器的无序读取数据。

一旦读取数据到达，数据就将被发送到加密核心以供处理。

对于一些类型的加密操作，当将读取命令发送到存储器系统时，可开始推测式读取加密操作。此操作的结果存储在推测式读取加密高速缓冲存储器中，这实现来自存储器系统的无序响应。

加密核心为可由加密或解密操作使用的一组核心。接口是简单的，如具有背压的先进先出(FIFO)。如果读取业务量为50％且写入业务量为50％，那么可平衡分配。如果写入业务量较高，那么可将更多加密核心分配给写入业务量。

此可由静态分配(例如60比40的分割)完成或其可由动态分配完成以适应当前业务量模式。这将确保对加密核心的最大利用。

区域检查功能将证明命令将不会跨越存储器区域。如果区域被跨越，那么所述命令将被阻挡。对于WRDATA，其将使所有字节启用无效。对于RDDATA，其将在所有DATA上置零。将安全错误事件发送到内核。这防止不良代码或恶意代码使安全区域讹误或进入安全区域。

字典检查器功能将证明命令不在通过存取同一存储器位置多次来进行字典式攻击。如果其违反这些规则，那么其将阻碍WR命令发布加密操作且将使所有字节启用无效。将安全错误事件发送到内核。这防止不良代码或恶意代码确定所使用的加密密钥，从而使得蛮力攻击成为破解加密的唯一可行方法。

AES块302需要以下输入：

●数据字的地址(来自命令或针对爆发命令计算)，

●AES模式连同密钥大小、密钥及初始向量(IV)，

●读取或写入事务类型

AES操作产生经加密或经解密数据字。

MAC操作针对读取及写入操作产生MAC。

表2定义加密模式及认证模式的可能组合。允许总共9个组合。注意，GCM为AES-CTR+GMAC且CCM为AES-CTR+CBC-MAC。

表2

在图4中展示AES模式0。到AES核心403的输入为由调度器304产生的输入数据401及加密/解密密钥402。AES核心403的输出及解密期间的EMIF读取数据或加密期间的总线写入数据由异或块405组合。405的输出在加密期间为密码文本或在解密期间为纯文本。AES模式0不需要读取修改写入操作。

在图5中展示AES模式1。在XOR块503中将在解密期间来自EMIF的501读取数据或在加密期间来自总线的写入数据与由调度器304产生的数据502组合。将XOR块503的输出连同加密或解密密钥504一起输入到AES核心505。AES核心505的输出506在解密期间为纯文本或在加密期间为密码文本。

Claims (6)

1.一种数据加密系统，其包括：

数据总线；

外部存储器接口；

随机存取存储器，其包含连接到所述外部存储器接口的多个存储器区段；以及

多个数据加密核心，其连接到所述数据总线及所述外部存储器接口，每一数据加密核心可操作以

从所述数据总线接收待加密的未经加密数据，

将经解密数据供应到所述数据总线，

经由所述外部存储器接口从所述随机存取存储器接收经加密数据，

经由所述外部存储器接口将经加密数据供应到所述随机存取存储器，

加密未经加密数据，以及

解密经解密数据。

2.根据权利要求1所述的数据加密系统，其中：

所述数据加密核心中的每一者进一步可操作以产生消息认证码。

3.根据权利要求2所述的数据加密系统，其中：

所述数据加密系统动态分配所述多个数据加密核心以根据系统性能要求执行加密、解密或产生消息认证码。

4.根据权利要求1所述的数据加密系统，其进一步包括：

调度器，其存储所述多个存储器区段中的每一者的加密指示，其中

在存取具有加密指示的存储器区段之后启用所述数据加密核心中的一者，且

在存取不具有加密指示的存储器区段之后不启用任何数据加密核心。

5.根据权利要求4所述的数据加密系统，其中：

所述调度器进一步存储具有加密指示的每一存储器区段的加密模式，其中

所述经启用数据加密核心根据所述对应加密模式操作。

6.根据权利要求4所述的数据加密系统，其中：

所述调度器进一步存储具有加密指示的每一存储器区段的认证模式，其中

所述经启用数据加密核心根据所述对应认证模式操作。