CN105187198B - 一种用于IPSec协议下的AES算法硬件实现装置 - Google Patents

Abstract

本发明公开了一种用于IPSec协议下的AES算法硬件实现装置。该装置包括：进入控制模块、外出控制模块、时钟生成模块、密钥生成模块、AES算法模块。利用进入控制模块将输入的IPsec数据整合为满足AES运算的数据，利用外出控制模块将完成AES运算的数据拆分为IPsec数据输出，实现了IPSec协议下的AES算法应用；本发明基于模块复用的思想，利用硬件组合逻辑电路可以并行处理的特点，缩短AES运算周期，并通过提前生成子密钥来节约时钟，大幅提高了算法实现效率；本发明可通过对现有硬件AES运算模块进行简单改进即可实现，实现成本低，适用范围广。

Description

一种用于IPSec协议下的AES算法硬件实现装置

技术领域

本发明涉及网络数据流加密技术领域，尤其涉及一种用于IPSec（InternetProtocol Security）协议下的AES算法硬件实现装置。

背景技术

密码学是一门历史非常悠久的学科。自从人类有传输信息的需求开始，加密与破解密码便成为了双方斗智的战场。现代的密码学不仅限于用于军事与金融用途，而是与我们日常生活密切相关。从个人网银转账到上网账户的账号和密码，如何保证个人信息的安全已成为一个受到广泛重视的话题。密码学已经充分融入了我们生活的点点滴滴中。为了应对DES算法暴露出的缺点，1997年的1月，美国国家标准与技术研究院（NIST）为了新算法--高速加密标准（AES）征求建议以替代旧的数据加密标准（DES）。

AES算法的加密模式主要分为两种，无反馈模式和反馈模式，例如电子密码本（ECB，Electronic Code Book）模式和计算器（Counter）模式属于无反馈模式，密码分组链（CBC，Cipher Block Chaining）模式、密码反馈（CFB，Cipher Feedback）模式和输出反馈模式（OFB，Output Feedback）模式则属于反馈模式。

IPSec是安全联网的长期方向。它通过端对端的安全性来提供主动的保护以防止专用网络与 Internet 的攻击。在通信中，只有发送方和接收方才是唯一必须了解 IPSec保护的计算机。IPSec协议是IETF（Internet Engineering Task Force，Internet工程任务组）的IPSec小组建立的一组IP安全协议集。IPSec定义了在网络层使用的安全服务，其功能包括数据加密、对网络单元的访问控制、数据源地址验证、数据完整性检查和防止重放攻击。

由于IPSec协议标准要求必须使用CBC模式进行AES加、解密，所以，为了在IPSec协议下实现AES加密算法，需要一种切实可行的方案来解决这个问题，在能够适应IPSec协议的基础上，可以通过硬件实现来提升处理效率和系统可靠性。

发明内容

本发明所要解决的技术问题在于克服现有技术不足，提供一种用于IPSec协议下的AES算法硬件实现装置，在能够适应IPSec协议的基础上，大幅提升数据加密的效率和可靠性。

本发明具体采用以下技术方案解决上述技术问题：

一种用于IPSec协议下的AES算法硬件实现装置，包括：进入控制模块、外出控制模块、时钟生成模块、密钥生成模块、AES算法模块；

所述进入控制模块用于接收外部输入的符合IPSec协议的数据包，并对所接收的数据包进行以下处理：先从第一个数据包中提取以下信息：密钥使用长度、子数据包个数、工作时钟频率以及运算模式；然后根据所提取的密钥使用长度接收相应数量的密钥子数据包，并将密钥子数据包整合成一个128～256bits长度的密钥后发送给密钥生成模块；再接收相应数量的初始化向量IV的子数据包V1，将其整合成一个128bits的数据并储存；接着依次接收相应数量的待处理数据，将其分别整合成长度为128bits的待处理数据块Pi，并将第一个待处理数据块P1与之前储存的V1异或得到C1，将待处理数据块Pi与AES算法模块对C(i-1)处理后得到的数据进行异或得到Ci，将异或后数据发送给AES算法模块，其中i=2，3，…；当所接收的数据包数量达到所提取的子数据包个数后，开始下一个数据包的处理；

所述密钥生成模块用于根据进入控制模块所提取的密钥使用长度，配置相应的子密钥产生轮数；

所述时钟生成模块用于按照进入控制模块所提取的工作时钟频率为整个AES算法硬件实现装置提供相应的工作时钟；

所述AES算法模块用于根据密钥生成模块产生的子密钥对进入控制模块处理后的数据进行AES加密/解密；所述AES算法模块由可模块复用的组合逻辑电路构成，能够根据进入控制模块所所提供的密钥使用长度、工作时钟频率、运算模式，对输入数据进行可配置的AES加密/解密运算；

所述外出控制模块用于将AES算法模块输出数据传输给进入控制模块，同时将AES算法模块输出数据拆分为相应的子数据包，并为各个子数据包添加保证其完整性的数据包标志位后依次输出。

所述AES算法模块包括AES加密模块和AES解密模块；AES加密模块包括依次连接的多个加密轮运算模块，每个加密轮运算模块包括依次连接的字节替换模块、行移位变换模块、列混合变换模块，在每一个加密轮运算模块的行移位变换模块与列混合变换模块之间串接有一个选择器，该选择器用于判断是否到了加密运算的最后一轮，如果是，则输出行移位变换的结果，否则，输出列混合变换之后的结果；AES解密模块包括依次连接的多个解密轮运算模块，每个解密轮运算模块包括依次连接的逆列混合变换模块、逆行移位变换模块、逆字节替换模块，在每一个解密轮运算模块的逆列混合变换模块和逆行移位变换模块之间串接有一个选择器，该选择器用于判断是否到了解密运算的最后一轮，如果是，则跳过逆列混合变换，直接进行逆行移位变换，否则先进行逆列混合变换，再进行逆行移位变换。

相比现有技术，本发明具有以下有益效果：

本发明利用进入控制模块将输入的IPsec数据整合为满足AES运算的数据，利用外出控制模块将完成AES运算的数据拆分为IPsec数据输出，实现了IPSec协议下的AES算法应用；

本发明基于模块复用的思想，利用硬件组合逻辑电路可以并行处理的特点，使得传统AES运算所需的周期大大缩短，以此来提高整个算法的运行速度；

由于网络数据以数据流形式传输，这使得密钥、初始化向量IV和待处理数据不能同时传入，其相互之间会间隔一定周期，本发明通过将接收到的密钥先传入密钥生成模块中，提前生成子密钥，等到待处理数据整合好开始传送时，子密钥正好生成完毕，以此节约了时钟，进一步提高了算法实现效率；

本发明可通过对现有硬件AES运算模块进行简单改进即可实现，实现成本低，适用范围广。

附图说明

图1为本发明AES算法硬件实现装置的结构框架示意图；

图2为进入控制模块的工作流程示意图；

图3为外出控制模块的工作流程示意图；

图4为传统AES运算模块的实现原理示意图；

图5为本发明AES算法硬件实现装置的实现原理示意图；

图6为本发明AES算法硬件实现装置中实现一轮运算的原理示意图，其中包含了轮加密和轮解密运算。

具体实施方式

下面结合附图对本发明的技术方案进行详细说明：

在IPSec协议下，所有数据以数据包形式流通，数据包的格式以及位数必须符合协议要求和约定，而AES算法一次只能处理128bits数据，密钥也只能是128、192、256bits长度。一般为节省带宽，IPSec数据包的位数远低于128bits，因此本发明加入了进入控制模块和外出控制模块，用于对数据包进入的整合以及对外出数据的分拆，以使得AES算法得以正常应用于IPSec协议中。同时IPSec协议要求AES必须使用CBC模式，该模式的实现也有赖于所添加的进入控制模块和外出控制模块，将待处理数据在进入控制模块中组包完成时，即让它与初始化向量IV或者前一次处理后的数据（可能是加密后的密文也可能是解密后的明文）异或。

本发明根据所接收数据包中的特定的标志位，告知各个模块去配置与外界要求相匹配的密钥使用长度、子数据包个数、选择运算模式（即选择加密还是解密运算）以及算法的内部时钟频率。

图1显示了本发明AES算法硬件实现装置的基本结构，如图所示，该装置包括：进入控制模块、外出控制模块、时钟生成模块、密钥生成模块、AES算法模块。所述进入控制模块用于接收外部输入的符合IPSec协议的数据包，并对所接收的数据包进行以下处理：先从第一个数据包中提取以下信息：密钥使用长度、子数据包个数、工作时钟频率以及运算模式；然后根据所提取的密钥使用长度接收相应数量的密钥子数据包，并将密钥子数据包整合成一个128～256bits长度的密钥后发送给密钥生成模块；再接收相应数量的初始化向量IV的子数据包V1，将其整合成一个128bits的数据并储存；接着依次接收相应数量的待处理数据，将其分别整合成长度为128bits的待处理数据块Pi，并将第一个待处理数据块P1与之前储存的V1异或得到C1，将待处理数据块Pi与AES算法模块对C(i-1)处理后得到的数据进行异或得到Ci，将异或后数据发送给AES算法模块，其中i=2，3，…；当所接收的数据包数量达到所提取的子数据包个数后，开始下一个数据包的处理。所述密钥生成模块用于根据进入控制模块所提取的密钥使用长度，配置相应的子密钥产生轮数。所述时钟生成模块用于按照进入控制模块所提取的工作时钟频率为整个AES算法硬件实现装置提供相应的工作时钟。所述AES算法模块用于根据密钥生成模块产生的子密钥对进入控制模块处理后的数据进行AES加密/解密；所述AES算法模块由可模块复用的组合逻辑电路构成，能够根据进入控制模块所所提供的密钥使用长度、工作时钟频率、运算模式，对输入数据进行可配置的AES加密/解密运算。所述外出控制模块用于将AES算法模块输出数据传输给进入控制模块，同时将AES算法模块输出数据拆分为相应的子数据包，并为各个子数据包添加保证其完整性的数据包标志位后依次输出。

图2显示了进入控制模块的基本工作流程。其工作过程具体包括以下步骤：

1)第一个子数据包B1传入模块，先判断B1包格式正确性，假设以每一个子数据包的最高两位作为数据包标志位，首包是01，中间数据包是00，尾包是10，若每一次子数据包进入时，数据包标志位不符合约定，则判定整个数据包无效，模块将包丢弃，并发出错误信号；

2)提取B1中的特定标志位，本实施例中的标志位包括表示密钥使用长度的3位标志位、表示子数据包个数的16位标志位、表示工作时钟频率的3位标志位、选择加密或解密的1位标志位，将这些信号做相关运算处理之后发送给其他模块或者存放在内部寄存器中；

3)根据密钥使用长度标志位，模块等待相应数量的密钥子数据包，并将密钥子数据包整合成一个128-256bits长度的密钥，之后立刻发送给密钥生成模块；

4)模块等待相应数量的初始化向量IV的子数据包V1，将其整合成一个128bits的数据并储存下来；

5)模块等待相应数量的待处理数据，并将其整合成一个长度为128bits的待处理数据块P1；

6)模块将P1与之前储存的V1异或得到C1，将异或之后的数据C1传给AES算法模块；

7)模块继续等待待处理数据的子数据包，将所有的子数据包都整合成长度为128bits的待处理数据块P2，P3…Pn；

8)在模块整合待处理数据块的同时，也会接收到来自AES算法模块传来的处理之后的已处理数据块E1，E2，E3…E(n-1),将整合出的待处理数据块同上一次处理后的已处理数据块异或，即将P2与E1异或得到C2，P3与E2异或得到C3······模块将得到的C2，C3…Cn立刻发送给AES算法模块，直至待处理数据块全部被传送至AES算法模块；

9）根据子数据包个数标志位，模块检测到最后一个子数据包进入模块之后在将其与之前的若干数据包整合成Pn，并完成前述的操作之后，立即回到步骤1，等待下一次数据处理。

图3显示了外出控制模块的工作流程。其工作的详细步骤如下：

1）模块检测到数据处理结束信号拉高；

2）将处理完毕的数据E1送至进入控制模块，同时开始根据要求拆分数据；

3）将拆分好的子数据包F1，F2…F4添加协议约定的数据包标志位后得到数据包H1，H2…H4，将H1，H2…H4陆续发送给外部，再次期间数据处理完成信号一直拉高，直至数据传输完毕；

4）重复以上步骤。

该装置中的时钟生成模块的功能主要是通过传入参数信号来控制时钟生成模块产生所需要的工作时钟。该时钟生成模块根据晶振产生的50MHz驱动时钟既可产生倍频时钟，也可以产生低于50MHz的时钟。这就可以使得在IPSec体系中，局部调整工作时钟，实现AES算法模块能够更好协同其他系统完成加解密工作。在整个装置中内置一个这样的时钟生成模块的目的在于，我们可以在整个系统内部提高时钟频率，使系统内部工作时钟快于外部时钟，相比于外部其他模块来说，系统工作效率可以大幅提高，尤其是在处理大批量数据时，可以显著提高AES算法使用效率。

密钥生成模块相比较于传统单纯的AES算法模块而言，可以实现根据IPSec协议商定的密钥来产生用于加密或者解密的子密钥，这将使得整个模块的加解密能力大大提高，处理之后的密文的保密性更加可靠。由于IPSec协议支持改变密钥长度，所以在密钥生成模块中，可以根据具体传入密钥的长度，可配置相应的子密钥产生次数。当进入控制模块根据外部传入的子数据包提取得到密钥长度之后，立刻会将配置信号传递给密钥生成模块。密钥生成模块根据进入控制模块所给的密钥长度来配置相应子密钥产生的轮数。

本发明的AES算法模块进一步包括：

AES加密模块，可以根据密钥生成模块产生的子密钥和传入的明文进行数据的加密。该模块会根据进入控制模块所给的配置信号配置加密流程，可配置的内容包括子密钥长度、加密使用的工作时钟、加密所需的时钟周期数；

AES解密模块，可以根据密钥生成模块产生的子密钥和传入的密文进行数据的解密。该模块会根据进入控制模块所给的配置信号配置解密流程，可配置的内容包括子密钥长度、解密使用的工作时钟、解密所需的时钟周期数。

然而对于传统实现方式的AES算法（其原理如图4所示）来说，每个时钟周期完成一轮运算，一次数据的加密或者解密一共需要10个周期以上，而为了使得AES算法能够高效实现，本发明对其做出以下改进：

（1）子密钥提前生成，由于生成子密钥需要一定时钟周期才能完成，因此为了避免时钟周期的浪费，将先接收到的密钥提前一定周期传入密钥生成模块当中，给其一定时间先生成子密钥。同时，我们在密钥生成模块当中使用模块复用，充分利用硬件实现的并行化优点，这样才能保证在较短的周期内产生大量子密钥。当第一包待处理数据整合好之后传入AES模块时，无需再等待即可直接进行处理；

（2）改进算法提高处理效率，由于AES算法拥有很好的线性扩展能力，这就意味着其除最后一轮以外，每一轮的加密运算或者解密运算都相同，我们通过使用组合逻辑电路完成一轮加密或者解密，然后通过模块复用，可以实现一个周期完成多轮加密或者解密。最后一轮运算也可通过在每一轮运算中加入选择器来解决，这样不会额外增加处理周期。以复用五次模块为例，对数据进行128位密钥的AES加密只需要两个周期即可完成。这样大大提高了AES加、解密的处理效率。

图5显示了本发明AES算法硬件实现装置的实现原理；图6显示了本发明AES算法硬件实现装置中实现一轮运算的原理，其中包含了轮加密和轮解密运算。相比于图4中的传统AES加密算法而言，我们做出了两个方面的改进：

（1）我们将传统AES加密算法所使用的ECB模式改造成适应IPSec协议的CBC模式，CBC模式不同于ECB模式的一点在于每一次整合起来的数据Pi(2≤ i ≤ n)都要与前一次处理出来的已处理数据E(i-1)异或，再将异或之后得到的Ci送入AES算法模块中运算得到Ei。为实现此功能，我们在进入控制模块和外出控制模块中加入该功能。这样，进入控制模块每次传输到AES算法模块中的数据都是经过了以上处理的数据Ci。

（2）根据图4所示，传统AES算法需要十多个时钟完成一次运算，而且硬件实现

的话，芯片面积太大，资源利用率不高，经济性不好，这种方式处理数据效率太低。本发明将每一轮的轮运算使用组合逻辑电路，使得算法的计算可以在一个周期以内完成。每一轮的轮运算都是相似的，所以利用模块复用，在同一个周期实现多轮运算这样整个加密算法实现只需几个周期便能完成。如图6所示，模块复用的过程中为了解决最后一轮轮运算与其他轮运算结构不同的问题，我们在原先的AES加密轮运算中在行移位运算和列混合运算之间加入一个选择器，用于判断是否到了运算的最后一轮，如果是则输出行移位运算的结果否则输出列混合运算之后的结果。对于AES解密运算中，我们在逆列混合运算和逆行移位运算之间加入一个选择器，用于判断是否是第一轮运算，若是则跳过逆列混合运算，直接进行逆行移位运算，否则先进行逆列混合运算，再进行逆行移位运算。

经过上述改进之后，可以实现AES加密算法的处理速度大大提高，相比于传统的运算方式，处理速度理论上可提高3-5倍。

Claims (2)

1.一种用于IPSec协议下的AES算法硬件实现装置，其特征在于，包括：进入控制模块、外出控制模块、时钟生成模块、密钥生成模块、AES算法模块；

所述进入控制模块用于接收外部输入的符合IPSec协议的数据包，并对所接收的数据包进行以下处理：先从第一个数据包中提取以下信息：密钥使用长度、子数据包个数、工作时钟频率以及运算模式；然后根据所提取的密钥使用长度接收相应数量的密钥子数据包，并将密钥子数据包整合成一个128～256bits长度的密钥后发送给密钥生成模块；再接收相应数量的初始化向量IV的子数据包V1，将其整合成一个128bits的数据并储存；接着依次接收相应数量的待处理数据，将其分别整合成长度为128bits的待处理数据块Pi，并将第一个待处理数据块P1与之前储存的V1异或得到C1，将待处理数据块Pi与AES算法模块对C(i-1)处理后得到的数据进行异或得到Ci，将异或后数据发送给AES算法模块，其中i=2，3，…；当所接收的数据包数量达到所提取的子数据包个数后，开始下一个数据包的处理；

所述密钥生成模块用于根据进入控制模块所提取的密钥使用长度，配置相应的子密钥产生轮数；

所述时钟生成模块用于按照进入控制模块所提取的工作时钟频率为整个AES算法硬件实现装置提供相应的工作时钟；

所述AES算法模块用于根据密钥生成模块产生的子密钥对进入控制模块处理后的数据进行AES加密/解密；所述AES算法模块由可模块复用的组合逻辑电路构成，能够根据进入控制模块所提供的密钥使用长度、工作时钟频率、运算模式，对输入数据进行可配置的AES加密/解密运算；

所述外出控制模块用于将AES算法模块输出数据传输给进入控制模块，同时将AES算法模块输出数据拆分为相应的子数据包，并为各个子数据包添加保证其完整性的数据包标志位后依次输出。

2.如权利要求1所述AES算法硬件实现装置，其特征在于，所述AES算法模块包括AES加密模块和AES解密模块；AES加密模块包括依次连接的多个加密轮运算模块，每个加密轮运算模块包括依次连接的字节替换模块、行移位变换模块、列混合变换模块，在每一个加密轮运算模块的行移位变换模块与列混合变换模块之间串接有一个选择器，该选择器用于判断是否到了加密运算的最后一轮，如果是，则输出行移位变换的结果，否则，输出列混合变换之后的结果；AES解密模块包括依次连接的多个解密轮运算模块，每个解密轮运算模块包括依次连接的逆列混合变换模块、逆行移位变换模块、逆字节替换模块，在每一个解密轮运算模块的逆列混合变换模块和逆行移位变换模块之间串接有一个选择器，该选择器用于判断是否到了解密运算的最后一轮，如果是，则跳过逆列混合变换，直接进行逆行移位变换，否则先进行逆列混合变换，再进行逆行移位变换。