CN105120286B - 一种视频解码参考帧取数方法及设备 - Google Patents

Abstract

本发明提供一种视频解码参考帧取数设备，所述设备包括控制器、存储器、cache以及外部存储器DDR；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接。本发明还提供一种该设备所对应的方法，所述方法利用AXI总线的多ID特性，实现顺序地址入cache，乱序数据出cache，减少了参考帧的取数时间，提高了视频流的解码效率。

Description

一种视频解码参考帧取数方法及设备

技术领域

本发明涉及视频解码领域，特别涉及一种视频解码参考帧取数方法及设备。

背景技术

随着新一代视频解码标准的发展，例如HEVC，VP9(其中，HEVC的英文全称为HighEfficiency Video Coding，它是一种新的视频压缩标准；VP9是一个由Google开发的开放式，无使用授权费的视频压缩标准)，高清及超高清的视频流得到了越来越多的普及，而参考帧的读取也逐渐成为了视频解码的瓶颈和关键问题。由于参考帧具有重复读取的特性，现有的解码器通常都会引入cache(高速缓冲存储器)机制，该cache中存储有大量需要频繁使用的数据，用于减少参考帧读取的总带宽。但现有的解码器在引入cache机制的同时，通常都采用先入先出的原理，即地址命令顺序进入，数据顺序取出，没有将cache的机制很好地发挥出来，增大了视频解码读取参考帧的时间，进而又影响到了整个解码器的性能。

发明内容

本发明要解决的技术问题之一，在于提供一种视频解码参考帧取数方法，该方法利用AXI总线的多ID特性，实现顺序地址入cache，乱序数据出cache，减少了参考帧的取数时间，提高了视频流的解码效率。

本发明是这样实现技术问题之一的：一种视频解码参考帧取数方法，该方法需要提供控制器、存储器、cache以及外部存储器DDR；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接，所述方法包括如下步骤：

步骤10、控制器利用AXI总线向cache顺序发送视频流的各参考块的地址命令；

步骤20、cache顺序接收各参考块的地址命令，并顺序查找每一地址命令所对应的地址，且若当前查找的地址命令命中，则将该地址所对应的数据返回给控制器，同时cache继续查找下一个地址命令的地址；否则若当前查找的地址命令未命中，则将未命中的地址命令转发给外部存储器DDR，同时cache继续查找下一个地址命令的地址；

步骤30、外部存储器DDR根据转发的地址命令查找地址获取数据，并将获取的数据通过cache返回给控制器；该步骤仅在cache中地址命令未命中时执行；

步骤40、控制器将接收的数据存储到存储器中，并控制存储器对数据进行拼接，且每拼接好一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用。

进一步地，所述步骤40具体为：

控制器将接收的数据存储到存储器中，并控制存储器以参考块为单位对数据进行拼接，且不同参考块之间的数据互不影响，在拼接时，每拼接成一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用；对于未拼接完整的参考块，则需要在存储器内继续等待数据，直到拼接成完整的参考块后，控制器再控制存储器将参考块发送给下级数据使用模块使用。

本发明要解决的技术问题之二，在于提供一种视频解码参考帧取数设备，该设备利用AXI总线的多ID特性，实现顺序地址入cache，乱序数据出cache，减少了参考帧的取数时间，提高了视频流的解码效率。

本发明是这样实现技术问题之二的：一种视频解码参考帧取数设备，该设备包括控制器、存储器、cache以及外部存储器DDR；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接；

所述控制器利用AXI总线向所述cache顺序发送视频流的各参考块的地址命令；

所述cache顺序接收各参考块的地址命令，并顺序查找每一地址命令所对应的地址，且若当前查找的地址命令命中，则将该地址所对应的数据返回给所述控制器，同时所述cache继续查找下一个地址命令的地址；否则若当前查找的地址命令未命中，则将未命中的地址命令转发给所述外部存储器DDR，同时所述cache继续查找下一个地址命令的地址；

所述外部存储器DDR根据转发的地址命令查找地址获取数据，并将获取的数据通过所述cache返回给所述控制器；

所述控制器将加收的数据存储到所述存储器中，并控制所述存储器对数据进行拼接，且每拼接好一个完整的参考块，所述控制器就控制所述存储器将该完整的参考块发送给下级数据使用模块使用。

进一步地，所述控制器具体为：

所述控制器将接收的数据存储到所述存储器中，并控制所述存储器以参考块为单位对数据进行拼接，且不同参考块之间的数据互不影响，在拼接时，每拼接成一个完整的参考块，所述控制器就控制所述存储器将该完整的参考块发送给下级数据使用模块使用；对于未拼接完整的参考块，则需要在所述存储器内继续等待数据，直到拼接成完整的参考块后，所述控制器再控制所述存储器将参考块发送给下级数据使用模块使用。

本发明具有如下优点：利用AXI总线的多ID特性，实现了顺序地址入cache，乱序数据出cache，还增加了slot管理模块对乱序数据进行拼接，更充分地利用了cache机制，减少了参考帧的取数时间，提高了视频流的解码效率。

附图说明

下面参照附图结合实施例对本发明作进一步的说明。

图1为本发明设备的结构示意图。

图2为本发明的具体实施例的地址命令的示意图。

图3为本发明的具体实施例采用传统取数的耗时示意图。

图4为本发明的具体实施例的取数耗时示意图。

具体实施方式

请参照图1所示，一种视频解码参考帧取数方法，该方法需要提供控制器、存储器、cache(即高速缓冲存储器，该存储器内存储有大量需要频繁使用的数据)以及外部存储器DDR(该外部存储器用于存储所有需要使用的数据)，所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接，所述方法包括如下步骤：

步骤10、控制器利用AXI总线向cache顺序发送视频流的各参考块的地址命令；AXI总线是一种多通道传输总线，将地址、读数据、写数据、握手信号在不同的通道中发送，不同的访问之间顺序可以打乱；而主设备在没有得到返回数据的情况下可发出多个读写操作，返回的数据顺序可以被打乱。我们本申请主要就是利用AXI总线的多ID乱序传输原理，实现地址命令顺序进入cache，数据乱序出cache。

步骤20、cache顺序接收各参考块的地址命令，并顺序查找每一地址命令所对应的地址，且若当前查找的地址命令命中，则将该地址所对应的数据返回给控制器，同时cache继续查找下一个地址命令的地址；否则若当前查找的地址命令未命中，则将未命中的地址命令转发给外部存储器DDR，同时cache继续查找下一个地址命令的地址，以减少数据的等待时间；

请参照图2所示，例如，cache共接收了4个地址命令，分别为Addr cmd0 ID0(地址命令0)、Addr cmd1 ID1(地址命令1)、Addr cmd2 ID2(地址命令2)、Addr cmd3 ID3(地址命令3)，其中，Addr cmd0 ID0和Addr cmd1 ID1组成一个参考块，Addr cmd2 ID2和Addr cmd3ID3组成一个参考块；此时cache将先查找Addr cmd0 ID0所对应的地址ID0，假设Addr cmd0ID0命中，则将地址ID0所对应的数据D11返回控制器，同时cache继续查找Addr cmd1 ID1所对应的地址ID1，假设Addr cmd1 ID1未命中，则将Addr cmd1 ID1转发给外部存储器DDR，同时cache继续查找Addr cmd2 ID2所对应的地址ID2，假设Addr cmd2 ID2命中，则将地址ID2所对应的数据D21返回给控制器，同时cache继续查找Addr cmd3 ID3所对应的地址ID3，假设Addr cmd3 ID3命中，则将地址ID3所对应的数据D22返回给控制器。

步骤30、外部存储器DDR根据转发的地址命令查找地址获取数据，并将获取的数据通过cache返回给控制器；该步骤仅在cache中地址命令未命中时执行；例如，cache将Addrcmd1 ID1转发给了外部存储器DDR，外部存储器DDR就根据转发的Addr cmd1 ID1查找地址ID1获取数据D12，并将获取的数据D12通过cache返回给控制器。

步骤40、控制器将接收的数据存储到存储器中，并控制存储器对数据进行拼接，且每拼接好一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用。该步骤具体为：

控制器将接收的数据存储到存储器中，并控制存储器以参考块为单位对数据进行拼接，且不同参考块之间的数据互不影响的，在拼接时，每拼接成一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用；对于未拼接完整的参考块，则需要在存储器内继续等待数据，直到拼接成完整的参考块后，控制器再控制存储器将参考块发送给下级数据使用模块使用。例如在本实施例中，数据D11最先返回给控制器，之后是数据D21和数据D22，最后返回的是D12，此时，控制器就控制存储器将数据D21和数据D22组成的参考块发送给下级数据使用模块使用；而数据D11因为需要等待数据D12以组成参考块，所以数据D11将留在存储器内继续等待数据D12，直到数据D12返回拼接成完整的参考块后，控制器再控制存储器将数据D11和数据D12组成的参考块发送给下级数据使用模块使用。

请参照图3和图4所示，其中，图3表示传统取数耗时示意图，传统取数是采用顺序地址入cache，顺序数据出cache，总共耗时为：T0+T1+T2+T3；图4表示本发明的取数耗时示意图，本发明采用顺序地址入cache，乱序数据出cache，总共耗时为t，且t<T0+T1+T2+T3，由此可见本发明可以减少参考帧的取数时间，提高视频流的解码效率。

请参照图1所示，一种视频解码参考帧取数设备，该设备包括控制器、存储器、cache(即高速缓冲存储器，该存储器内存储有大量需要频繁使用的数据)以及外部存储器DDR(该外部存储器用于存储所有需要使用的数据)；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接；

所述控制器利用AXI总线向所述cache顺序发送视频流的各参考块的地址命令；AXI总线是一种多通道传输总线，将地址、读数据、写数据、握手信号在不同的通道中发送，不同的访问之间顺序可以打乱；而主设备在没有得到返回数据的情况下可发出多个读写操作，返回的数据顺序可以被打乱。我们本申请主要就是利用AXI总线的多ID乱序传输原理，实现地址命令顺序进入cache，数据乱序出cache。

所述cache顺序接收各参考块的地址命令，并顺序查找每一地址命令所对应的地址，且若当前查找的地址命令命中，则将该地址所对应的数据返回给所述控制器，同时所述cache继续查找下一个地址命令的地址；否则若当前查找的地址命令未命中，则将未命中的地址命令转发给所述外部存储器DDR，同时所述cache继续查找下一个地址命令的地址，以减少数据的等待时间；

请参照图2所示，例如，cache共接收了4个地址命令，分别为Addr cmd0 ID0(地址命令0)、Addr cmd1 ID1(地址命令1)、Addr cmd2 ID2(地址命令2)、Addr cmd3 ID3(地址命令3)，其中，Addr cmd0 ID0和Addr cmd1 ID1组成一个参考块，Addr cmd2 ID2和Addr cmd3ID3组成一个参考块；此时cache将先查找Addr cmd0 ID0所对应的地址ID0，假设Addr cmd0ID0命中，则将地址ID0所对应的数据D11返回控制器，同时cache继续查找Addr cmd1 ID1所对应的地址ID1，假设Addr cmd1 ID1未命中，则将Addr cmd1 ID1转发给外部存储器DDR，同时cache继续查找Addr cmd2 ID2所对应的地址ID2，假设Addr cmd2 ID2命中，则将地址ID2所对应的数据D21返回给控制器，同时cache继续查找Addr cmd3 ID3所对应的地址ID3，假设Addr cmd3 ID3命中，则将地址ID3所对应的数据D22返回给控制器。

所述外部存储器DDR根据转发的地址命令查找地址获取数据，并将获取的数据通过所述cache返回给所述控制器；例如，cache将Addr cmd1 ID1转发给了外部存储器DDR，外部存储器DDR就根据转发的Addr cmd1 ID1查找地址ID1获取数据D12，并将获取的数据D12通过cache返回给控制器。

所述控制器将接收的数据存储到所述存储器中，并控制所述存储器对数据进行拼接，且每拼接好一个完整的参考块，所述控制器就控制所述存储器将该完整的参考块发送给下级数据使用模块使用。所述控制器具体为：

控制器将接收的数据存储到存储器中，并控制存储器以参考块为单位对数据进行拼接，且不同参考块之间的数据互不影响的，在拼接时，每拼接成一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用；对于未拼接完整的参考块，则需要在存储器内继续等待数据，直到拼接成完整的参考块后，控制器再控制存储器将参考块发送给下级数据使用模块使用。例如，数据D11最先返回给控制器，之后是数据D21和数据D22，此时，控制器就控制存储器将数据D21和数据D22组成的参考块发送给下级数据使用模块使用；而数据D11因为需要等待数据D12以组成参考块，所以数据D11将留在存储器内继续等待数据D12，直到数据D12返回拼接成完整的参考块后，控制器再控制存储器将数据D11和数据D12组成的参考块发送给下级数据使用模块使用。

请参照图3和图4所示，其中，图3表示传统取数耗时示意图，传统取数是采用顺序地址入cache，顺序数据出cache，总共耗时为：T0+T1+T2+T3；图4表示本发明的取数耗时示意图，本发明采用顺序地址入cache，乱序数据出cache，总共耗时为t，且t<T0+T1+T2+T3，由此可见本发明可以减少参考帧的取数时间，提高视频流的解码效率。

总之，本发明的优点如下：利用AXI总线的多ID特性，实现了顺序地址入cache，乱序数据出cache，还增加了slot管理模块对乱序数据进行拼接，更充分地利用了cache机制，减少了参考帧的取数时间，提高了视频流的解码效率。

虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。

Claims (4)

1.一种视频解码参考帧取数方法，其特征在于：该方法需要提供控制器、存储器、cache以及外部存储器DDR；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接，所述方法包括如下步骤：

步骤10、控制器利用AXI总线向cache顺序发送视频流的各参考块的地址命令；

步骤20、cache顺序接收各参考块的地址命令，并顺序查找每一地址命令所对应的地址，且若当前查找的地址命令命中，则将该地址所对应的数据返回给控制器，同时cache继续查找下一个地址命令的地址；否则若当前查找的地址命令未命中，则将未命中的地址命令转发给外部存储器DDR，同时cache继续查找下一个地址命令的地址；

步骤30、外部存储器DDR根据转发的地址命令查找地址获取数据，并将获取的数据通过cache返回给控制器；该步骤仅在cache中地址命令未命中时执行；

步骤40、控制器将接收的数据存储到存储器中，并控制存储器对数据进行拼接，且每拼接好一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用。

2.根据权利要求1所述的视频解码参考帧取数方法，其特征在于：所述步骤40具体为：

控制器将接收的数据存储到存储器中，并控制存储器以参考块为单位对数据进行拼接，且不同参考块之间的数据互不影响，在拼接时，每拼接成一个完整的参考块，控制器就控制存储器将该完整的参考块发送给下级数据使用模块使用；对于未拼接完整的参考块，则需要在存储器内继续等待数据，直到拼接成完整的参考块后，控制器再控制存储器将参考块发送给下级数据使用模块使用。

3.一种视频解码参考帧取数设备，其特征在于：该设备包括控制器、存储器、cache以及外部存储器DDR；所述控制器与所述存储器连接形成一slot管理模块，所述cache与所述控制器连接，所述外部存储器DDR与所述cache连接；

所述控制器利用AXI总线向所述cache顺序发送视频流的各参考块的地址命令；

所述cache顺序接收各参考块的地址命令，并顺序查找每一地址命令所对应的地址，且若当前查找的地址命令命中，则将该地址所对应的数据返回给所述控制器，同时所述cache继续查找下一个地址命令的地址；否则若当前查找的地址命令未命中，则将未命中的地址命令转发给所述外部存储器DDR，同时所述cache继续查找下一个地址命令的地址；

所述外部存储器DDR根据转发的地址命令查找地址获取数据，并将获取的数据通过所述cache返回给所述控制器；

所述控制器将接收的数据存储到所述存储器中，并控制所述存储器对数据进行拼接，且每拼接好一个完整的参考块，所述控制器就控制所述存储器将该完整的参考块发送给下级数据使用模块使用。

4.根据权利要求3所述的视频解码参考帧取数设备，其特征在于：所述控制器具体为：

所述控制器将接收的数据存储到所述存储器中，并控制所述存储器以参考块为单位对数据进行拼接，且不同参考块之间的数据互不影响，在拼接时，每拼接成一个完整的参考块，所述控制器就控制所述存储器将该完整的参考块发送给下级数据使用模块使用；对于未拼接完整的参考块，则需要在所述存储器内继续等待数据，直到拼接成完整的参考块后，所述控制器再控制所述存储器将参考块发送给下级数据使用模块使用。