CN105099453B - 一种提高adc采样精度的电路结构及方法 - Google Patents
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Abstract
本发明公开了一种提高ADC采样精度的电路结构及方法，包括信号输入端、10dB衰减模块、二选一控制开关、ADC、第一20dB增益模块、第二20dB增益模块、第三20dB增益模块、四选一控制开关及FPGA。本发明能够提高ADC采样精度。
Description
技术领域
本发明属于集成电路技术领域，涉及一种提高ADC采样精度的电路结构及方法。
背景技术
模数转换器(ADC)目前在各个领域有着广泛的运用。模数转换器作为常用的电子装置，其作用是将模拟电路中的采集量进行转换并发送至数字电路的处理器中进行处理与分析，其工作原理是将模拟电压与数字信号进行对应，根据采集电压与参考电压基准的差值关系，以确定对应的数字量，ADC精度的提高是ADC研究中的重点，有很多研究集中在ADC本身的结构创新和算法创新，也有部分研究着力于ADC外部电路的创新来提高其精度。对于一款ADC，当采样点幅值越接近于参考电压的时候，相对误差较小，但是采样点幅值远小于参考电压的时候，相对误差会越来越大。如果输入信号是一正弦信号，从最高点到最低点期间采样点幅值在慢慢变小，相对误差有变大的趋势，如何通过外部电路创新有效的改善这一问题来提高ADC的精度，有着较大的研究意义和运用价值。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种提高ADC采样精度的电路结构及方法，该装置及方法能够提高ADC采样精度。
为达到上述目的，本发明所述的提高ADC采样精度的电路结构，其特征在于，包括信号输入端、10dB衰减模块、二选一控制开关、ADC、第一20dB增益模块、第二20dB增益模块、第三20dB增益模块、四选一控制开关及FPGA；
信号输入端与10dB衰减模块的输入端及二选一控制开关的第一个输入端相连接，10dB衰减模块的输出端与二选一控制开关的第二个输入端相连接，二选一控制开关的输出端与第一20dB增益模块的输入端及四选一控制开关的第一个输入端相连接，第一20dB增益模块的输出端与第二20dB增益模块的输入端及四选一控制开关的第二个输入端相连接，第二20dB增益模块的输出端与四选一控制开关的第三个输入端及第三20dB增益模块的输入端相连接，第三20dB增益模块的输出端与四选一控制开关的第四个输入端相连接，四选一控制开关的输出端与ADC的输入端相连接，ADC的输出端与FPGA的输入端相连接，FPGA的输出端与二选一控制开关的控制信号输入端及四选一控制开关的控制信号输入端相连接。
FPGA通过控制二选一控制开关及四选一控制开关使原始信号产生了-10dB、0dB、10dB、20dB、30dB、40dB、50dB以及60dB总共8个档位的增益。
FPGA的输出端还连接有存储器。
本发明所述的提高ADC采样精度的方法包括以下步骤：
1)初始化FPGA，FPGA控制二选一控制开关及四选一控制开关，使四选一控制开关输出第一个采样点采集的原始信号，ADC获取第一个采样点采集的原始信号，并将所述第一个采样点采集的原始信号转发至FPGA中，FPGA输出所述第一个采样点采集的原始信号，并获取第一个采样采集点的原始信号的幅值；
2)设ADC的参考电压范围为-Vref～Vref，将ADC的参考电压范围划分为八个数据区间，八个数据区间分别对应八个8个档位的增益；
3)在当前采样点采集原始信号的过程中，FPGA判断上一个采样点采集的原始信号的幅值所属的数据区间，并根据上一个采样点采集的原始信号的幅值所属数据区间对应档位的增益产生第一控制信号及第二控制信号，二选一控制开关及四选一控制开关根据所述第一控制信号及第二控制信号使二选一控制开关及四选一控制开关对原始信号的增益为上一个采样点采集的原始信号的幅值对应档位的增益，当前采样点采集的原始信号经二选一控制开关、四选一控制开关及ADC后输入至FPGA中，FPGA将接收到的信号还原为当前采样点采集的原始信号，并输出所述当前采样点采集的原始信号，同时获取当前采样点采集的原始信号的幅值；
4)重复步骤3)，直至所述信号采集完成为止。
所述八个数据区间依次为V＜-Vref或V＞Vref、-Vref≤V＜-0.3Vref或0.3Vref＜V≤Vref、-0.3Vref≤V＜-0.1Vref或0.1Vref＜V≤0.3Vref、-0.1Vref≤V＜-0.03Vref或0.03Vref＜V≤0.1Vref、-0.03Vref≤V＜-0.01Vref或0.01Vref＜V≤0.03Vref、-0.01Vref≤V＜-0.003Vref或0.003Vref＜V≤0.01Vref、-0.003Vref≤V＜-0.001Vref或0.001Vref＜V≤0.003Vref、以及-0.001Vref≤V＜-0.0003Vref或0.0003Vref＜V≤0.001Vref。
ADC的采样率为24.8M。
本发明具有以下有益效果：
本发明所述的提高ADC采样精度的电路结构及方法在采样的过程中，信号输入端分为两路，其中，一路直接进入到二选一控制开关中，另一路经10dB衰减模块进入到二选一控制开关中，可以先进行原始信号的10dB衰减，增加了ADC的采集范围，然后结合后面的3个20dB增益模块，从而实现原始信号的八个档位可选增益控制，在ADC采集信号的过程中，本发明通过FPGA根据上一个采样点采集的原始信号的幅值调节增益的档位，使四选一控制开关输出的信号的幅值保持在ADC理想采样区间，从而有效的提高ADC的采样精度，同时有效的促进低位高速ADC的有效使用，然后再经过FPGA将处理后的信号还原为原始信号，并输出所述原始信号，实现原始信号的采样。
附图说明
图1为本发明的电路原理图；
图2为本发明中控制流程图。
其中，1为10dB衰减模块、2为二选一控制开关、3为第一20dB增益模块、4为第二20dB增益模块、5为第三20dB增益模块、6为四选一控制开关、7为ADC、8为FPGA、9为存储器。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图1，本发明所述的提高ADC采样精度的电路结构包括信号输入端、10dB衰减模块1、二选一控制开关2、ADC7、第一20dB增益模块3、第二20dB增益模块4、第三20dB增益模块5、四选一控制开关6及FPGA8；信号输入端与10dB衰减模块1的输入端及二选一控制开关2的第一个输入端相连接，10dB衰减模块1的输出端与二选一控制开关2的第二个输入端相连接，二选一控制开关2的输出端与第一20dB增益模块3的输入端及四选一控制开关6的第一个输入端相连接，第一20dB增益模块3的输出端与第二20dB增益模块4的输入端及四选一控制开关6的第二个输入端相连接，第二20dB增益模块4的输出端与四选一控制开关6的第三个输入端及第三20dB增益模块5的输入端相连接，第三20dB增益模块5的输出端与四选一控制开关6的第四个输入端相连接，四选一控制开关6的输出端与ADC7的输入端相连接，ADC7的输出端与FPGA8的输入端相连接，FPGA8的输出端与二选一控制开关2的控制信号输入端及四选一控制开关6的控制信号输入端相连接。
需要说明的是，FPGA8通过控制二选一控制开关2及四选一控制开关6使原始信号产生了-10dB、0dB、10dB、20dB、30dB、40dB、50dB以及60dB总共8个档位的增益，FPGA8的输出端还连接有存储器9。
参考图2，本发明所述的提高ADC采样精度的方法包括以下步骤：
1)初始化FPGA8，FPGA8控制二选一控制开关2及四选一控制开关6，使四选一控制开关6输出第一个采样点采集的原始信号，ADC7获取第一个采样点采集的原始信号，并将所述第一个采样点采集的原始信号转发至FPGA8中，FPGA8输出所述第一个采样点采集的原始信号，并获取第一个采样采集点的原始信号的幅值；
2)设ADC7的参考电压范围为-Vref～Vref，将ADC7的参考电压范围划分为八个数据区间，八个数据区间分别对应八个8个档位的增益；
3)在当前采样点采集原始信号的过程中，FPGA8判断上一个采样点采集的原始信号的幅值所属的数据区间，并根据上一个采样点采集的原始信号的幅值所属数据区间对应档位的增益产生第一控制信号及第二控制信号，二选一控制开关2及四选一控制开关6根据所述第一控制信号及第二控制信号使二选一控制开关2及四选一控制开关6对原始信号的增益为上一个采样点采集的原始信号的幅值对应档位的增益，当前采样点采集的原始信号经二选一控制开关2、四选一控制开关6及ADC7后输入至FPGA8中，FPGA8将接收到的信号还原为当前采样点采集的原始信号，并输出所述当前采样点采集的原始信号，同时获取当前采样点采集的原始信号的幅值；
4)重复步骤3)，直至所述信号采集完成为止。
所述八个数据区间依次为V＜-Vref或V＞Vref、-Vref≤V＜-0.3Vref或0.3Vref＜V≤Vref、-0.3Vref≤V＜-0.1Vref或0.1Vref＜V≤0.3Vref、-0.1Vref≤V＜-0.03Vref或0.03Vref＜V≤0.1Vref、-0.03Vref≤V＜-0.01Vref或0.01Vref＜V≤0.03Vref、-0.01Vref≤V＜-0.003Vref或0.003Vref＜V≤0.01Vref、-0.003Vref≤V＜-0.001Vref或0.001Vref＜V≤0.003Vref、以及-0.001Vref≤V＜-0.0003Vref或0.0003Vref＜V≤0.001Vref。
实施例一
设ADC7的参考电压为Vref和-Vref，假如输入信号为峰峰值为1.3Vref及-1.3Vref、频率为100K的正弦信号，设定ADC7采样率为24.8M，即每个正弦波周期可采248个点。
首先将档位设置在0dB档，让原始信号通过给ADC7进行初始采样量化，设第一个采样点位于下降通道中，幅值为0.08Vref，通过FPGA8识别到此时初采样点在0.03Vref＜V≤0.1Vref区间，需要增益20dB来确保此时区间采样点幅值保持在0.3Vref＜V≤Vref理想采样区间，所以FPGA8对二选一控制开关2第一控制信号，同时对四选一控制开关6发送第二控制信号，将挡位调到20dB增益档，档位调整完成后再次进行数据采样；FPGA8将接收到的信号恢复为原始信号，然后再存储原始信号，并判断此采样点幅值原值的大小是否仍然在0.03Vref＜V≤0.1Vref，如果仍然在此区间，那么保持增益档位不变继续进行采样，重复上述过程，完成信号的采样；如果已经不在此区间，则清空第一控制信号及第二控制信号，并再次判断此时采样点幅值所在数据区间，重复上述整个过程，完成信号的采样；由于刚开始假设采样点处于下降通道中，此时采样点幅值降低后在0.01Vref＜V≤0.03Vref区间，需要增益30dB来确保此时区间采样点幅值保持在0.3Vref＜V≤Vref理想采样区间，经FPGA8识别后对二选一控制开关2发送第一控制信号，同时对四选一控制开关6发送第二控制信号，以此调到30dB增益档位，从而实现通过自动控制来达到提高ADC7精度的目的。
Claims (4)
1.一种提高ADC采样精度的方法，其特征在于，基于提高ADC采样精度的电路结构，所述提高ADC采样精度的电路结构包括信号输入端、10dB衰减模块(1)、二选一控制开关(2)、ADC(7)、第一20dB增益模块(3)、第二20dB增益模块(4)、第三20dB增益模块(5)、四选一控制开关(6)及FPGA(8)；
信号输入端与10dB衰减模块(1)的输入端及二选一控制开关(2)的第一个输入端相连接，10dB衰减模块(1)的输出端与二选一控制开关(2)的第二个输入端相连接，二选一控制开关(2)的输出端与第一20dB增益模块(3)的输入端及四选一控制开关(6)的第一个输入端相连接，第一20dB增益模块(3)的输出端与第二20dB增益模块(4)的输入端及四选一控制开关(6)的第二个输入端相连接，第二20dB增益模块(4)的输出端与四选一控制开关(6)的第三个输入端及第三20dB增益模块(5)的输入端相连接，第三20dB增益模块(5)的输出端与四选一控制开关(6)的第四个输入端相连接，四选一控制开关(6)的输出端与ADC(7)的输入端相连接，ADC(7)的输出端与FPGA(8)的输入端相连接，FPGA(8)的输出端与二选一控制开关(2)的控制信号输入端及四选一控制开关(6)的控制信号输入端相连接；
FPGA(8)通过控制二选一控制开关(2)及四选一控制开关(6)使原始信号产生了-10dB、0dB、10dB、20dB、30dB、40dB、50dB以及60dB总共8个档位的增益；
包括以下步骤：
1)初始化FPGA(8)，FPGA(8)控制二选一控制开关(2)及四选一控制开关(6)，使四选一控制开关(6)输出第一个采样点采集的原始信号，ADC(7)获取第一个采样点采集的原始信号，并将所述第一个采样点采集的原始信号转发至FPGA(8)中，FPGA(8)输出所述第一个采样点采集的原始信号，并获取第一个采样采集点的原始信号的幅值；
2)设ADC(7)的参考电压范围为-Vref～Vref，将ADC(7)的参考电压范围划分为八个数据区间，八个数据区间分别对应八个8个档位的增益；
3)在当前采样点采集原始信号的过程中，FPGA(8)判断上一个采样点采集的原始信号的幅值所属的数据区间，并根据上一个采样点采集的原始信号的幅值所属数据区间对应档位的增益产生第一控制信号及第二控制信号，二选一控制开关(2)及四选一控制开关(6)根据所述第一控制信号及第二控制信号使二选一控制开关(2)及四选一控制开关(6)对原始信号的增益为上一个采样点采集的原始信号的幅值对应档位的增益，当前采样点采集的原始信号经二选一控制开关(2)、四选一控制开关(6)及ADC(7)后输入至FPGA(8)中，FPGA(8)将接收到的信号还原为当前采样点采集的原始信号，并输出所述当前采样点采集的原始信号，同时获取当前采样点采集的原始信号的幅值；
4)重复步骤3)，直至所述原始信号采集完成为止。
2.根据权利要求1所述的提高ADC采样精度的方法，其特征在于，所述八个数据区间依次为V＜-Vref、-Vref≤V＜-0.3Vref、-0.3Vref≤V＜-0.1Vref、-0.1Vref≤V＜-0.03Vref、-0.03Vref≤V＜-0.01Vref、-0.01Vref≤V＜-0.003Vref、-0.003Vref≤V＜-0.001Vref以及-0.001Vref≤V＜-0.0003Vref；
或者所述八个数据区间依次为V＞Vref、0.3Vref＜V≤Vref、0.1Vref＜V≤0.3Vref、0.03Vref＜V≤0.1Vref、0.01Vref＜V≤0.03Vref、0.003Vref＜V≤0.01Vref、0.001Vref＜V≤0.003Vref以及0.0003Vref＜V≤0.001Vref。
3.根据权利要求1所述的提高ADC采样精度的方法，其特征在于，所述ADC(7)的采样率为24.8M。
4.根据权利要求1所述的提高ADC采样精度的方法，其特征在于，FPGA(8)的输出端还连接有存储器(9)。
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