CN104951401B

CN104951401B - 排序加速处理器、方法、系统和指令

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Publication number: CN104951401B
Application number: CN201510090544.6A
Authority: CN
Inventors: S·格伦; V·克拉斯诺夫
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2014-03-28
Filing date: 2015-02-28
Publication date: 2018-08-03
Anticipated expiration: 2035-02-28
Also published as: TWI587215B; CN104951401A; DE102015002215A1; GB201500857D0; KR20150112781A; TW201602904A; US9766888B2; JP2015191659A; JP2017157244A; GB2524617B; US20150277912A1; GB2524617A; JP6163171B2; CN109240744A; KR101787819B1; US20180004520A1

Abstract

一方面的处理器包括多个紧缩数据寄存器以及用于解码指令的解码单元。该指令可以指示包括至少四个数据元素的第一源紧缩数据，用于指示包括至少四个数据元素的第二源紧缩数据，并且用于指示目的地存储位置。执行单元与紧缩数据寄存器和解码单元耦合。响应于该指令，执行单元用于将结果紧缩数据存储在目的地存储位置中。结果紧缩数据可以包括可以标识第一和第二源紧缩数据中相应数据元素位置的至少四个索引。索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据中相应数据元素的经排序次序的位置中。

Description

排序加速处理器、方法、系统和指令

技术领域

本文所述的各实施例一般涉及处理器。特别地，本文所述的各实施例一般涉及在处理器中排序数据。

背景技术

数据排序操作广泛应用于计算机、服务器、数据中心、排序网络等等。例如，排序操作通常用于诸如电子数据表、数据库、结构化查询语言(SQL)数据库或服务器、数据中心、高性能计算(HPC)、Apache Hadoop软件框架、图像处理(例如用于中值滤波器、姿势识别等等)、以及神经网络。排序操作，尤其是当排序大型数据集时，可能是计算密集的，并且可能会影响总体性能。

附图说明

可通过参考以下描述以及用于示出实施例的附图最佳地理解本发明。在附图中：

图1是可操作用于执行排序加速指令的实施例的处理器实施例的框图。

图2是执行单源排序索引指令的方法实施例的流程框图。

图3是单源排序索引操作的实施例的框图。

图4是单源排序索引和数据元素操作的实施例的框图。

图5是执行双源排序索引指令的实施例的方法实施例的流程框图。

图6是数据元素最小一半双源排序索引操作的实施例的框图。

图7是数据元素最大一半双源排序索引操作的实施例的框图。

图8是数据元素最小一半双未排序源排序索引操作的实施例的框图。

图9是数据元素最小一半双源排序索引和数据操作的实施例的框图。

图10是数据元素最小一半带掩码双源排序索引操作的实施例的框图。

图11是数据元素最大一半带掩码双源排序索引操作的实施例的框图。

图12是数据元素最小一半带掩码双未排序源排序索引操作的实施例的框图。

图13是数据元素最小一半带掩码双源排序索引和排序数据操作的实施例的框图。

图14是合适的一组紧缩数据寄存器的实施例的框图。

图15A-15B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。

图16A是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。

图16B是示出根据本发明的一个实施例的构成完整操作码字段的专用向量友好指令格式的字段的框图。

图16C是示出根据本发明的一个实施例的构成寄存器索引字段的专用向量友好指令格式的字段的框图。

图16D是示出根据本发明的一个实施例的构成扩充(augmentation)操作字段的专用向量友好指令格式的字段的框图。

图17是寄存器架构的实施例的框图。

图18A是示出有序流水线实施例以及寄存器重命名、无序发布/执行流水线实施例的框图。

图18B是处理器核实施例的框图，该处理器核包括耦合到执行引擎单元的前端单元，并且两者耦合到存储器单元。

图19A是单处理器核实施例连同其到管芯上互连网络的连接以及其2级(L2)高速缓存的本地子集的框图。

图19B是图19A的处理器核一部分的扩展示图实施例的框图。

图20是处理器实施例的框图，该处理器可具有多于一个的核，可具有集成存储器控制器，且可具有集成图形器件。

图21是计算机架构的第一实施例的框图。

图22是计算机架构的第二实施例的框图。

图23是计算机架构的第三实施例的框图。

图24是计算机架构的第四实施例的框图。

图25是根据本发明的各实施例的使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

本文中公开的是排序加速指令，用于执行该指令的处理器，在处理或执行该指令时处理器执行的方法，以及合并一个或多个处理器以处理或执行该指令的系统。在以下描述中，阐述多个特定细节(例如，特定指令操作、紧缩数据格式、处理器配置、微架构细节、操作序列等)。然而，在没有这些具体细节的情况下，也可实践实施例。在其他实例中，未详细示出公知电路、结构和技术，以避免混淆对本描述的理解。

图1是可操作用于执行排序加速指令102的实施例的处理器100的实施例的框图。在某些实施例中，处理器可以是通用处理器(例如，采用用于台式机、膝上型计算机、或其它计算机的类型)。替换地，处理器可以是专用处理器。合适的专用处理器的示例包括，但不仅限于，网络处理器、通信处理器、图形处理器、密码处理器、协处理器、嵌入式处理器、数字信号处理器(DSP)以及控制器(例如微控制器)。该处理器可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、各种超长指令字(VLIW)处理器、其各种混合、其它类型中的任一种，或者(例如，在不同核中)具有这些不同处理器的组合。

在操作中，处理器100可以接收该排序加速指令102的实施例。例如，可从指令取出单元、指令队列等接收该指令。排序加速指令可表示宏指令、汇编语言指令、机器码指令、或处理器的指令集的指令或控制信号。在一些实施例中，排序加速指令可以明确指定(例如通过一个或多个字段或位集合)或者以其它方式指示(例如隐含指示，等等)源紧缩数据110，并且可以指定或以其它方式指示用于存储结果紧缩数据114的目的地(例如目的地存储位置)。在一些实施例中，指令可以任选地指定或以其它方式指示第二源紧缩数据112，并且在一些实施例中，可以任选地指定或以其它方式指示用于存储第二结果紧缩数据116的第二目的地(例如，目的地存储位置)。

再次参照图1，处理器包括解码单元或解码器104。解码单元可以解码排序加速指令。解码单元可以输出用于反映、表示排序加速指令和/或从其导出的一个或多个微指令、微操作、微代码进入点、经解码的指令或控制信号、或者其它相对低级的指令或控制信号。一个或多个较低级指令或控制信号可通过一个或多个较低级(例如，电路级或硬件级)操作来实现较高级指令。在一些实施例中，解码单元可以包括用于接收指令的一个或多个输入结构(例如端口、互连、接口)、与输入结构耦合用于识别并解码指令的指令识别和解码逻辑、以及与指令识别和解码逻辑耦合用于输出一个或多个相应低级指令或控制信号的一个或多个输出结构(例如端口、互连、接口)。解码单元可以使用各种不同的机制来实现，包括但不限于，微代码只读存储器(ROM)、查找表、硬件实现、可编程逻辑阵列(PLA)和本领域已知的用于实现解码单元的其他机制。

在一些实施例中，作为排序加速指令被直接提供给解码单元的替代方案，可以任选地使用指令仿真器、翻译器、变形器、解释器或其它指令转换模块。各种类型的指令变换模块在本领域中是已知的，并且可在软件、硬件、固件、或者其组合中实现。在一些实施例中，指令转换模块可以位于处理器之外，诸如在独立管芯和/或在储存器中(例如，作为静态、动态或运行时仿真模块)。作为示例，指令转换模块可以接收可能属于第一指令集的排序加速指令，并且可以仿真、翻译、变形、解释或以其它方式将排序加速指令转换成可能属于第二不同指令集的一个或多个相应的或者导出的中间指令或控制信号。可以将第二指令集的一个或多个中间指令或控制信号提供给解码单元，解码单元可以将它们解码成可由处理器本地硬件(例如一个或多个执行单元)执行的一个或多个低级指令或控制信号。

处理器100还包括一组紧缩数据寄存器108。每一紧缩数据寄存器可表示可操作用于存储紧缩数据、矢量数据、或SIMD数据的管芯上的存储位置。紧缩数据寄存器可以表示架构可见的寄存器(例如，架构寄存器组)。架构可见或架构寄存器可以对软件和/或编程器可见，并且/或者是由处理器指令集的指令指示以便标识操作数的寄存器。这些架构寄存器与给定微架构中的其他非架构或非架构可见的寄存器(例如，临时寄存器、重排序缓冲器、引退寄存器等)形成对照。紧缩数据寄存器可使用公知技术在不同的微架构中以不同的方式实现，并且不限于任何特定类型的电路。合适类型的寄存器的示例包括但不限于专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器、及其组合。

如图所示，在一些实施例中，第一源紧缩数据110、可任选的第二源紧缩数据112、第一结果紧缩数据114和可任选的第二结果紧缩数据116可以各自可任选地存储在紧缩数据寄存器中。或者，存储器位置或者其他存储位置可用于这些操作数中的一个或多个。此外，尽管在图示中将它们示为分离的，但是在一些实施例中，用于源紧缩数据的紧缩数据寄存器可被重新使用作为目的地存储位置(例如可以在源紧缩数据上写入结果紧缩数据)。

再次参考图1，执行单元106与解码单元104和紧缩数据寄存器108耦合。执行单元可接收表示排序加速指令和/或从其导出的一个或多个经解码或以其他方式转换的指令或控制信号。执行单元还可以接收第一源紧缩数据110，并且在一些实施例中可以接收第二源紧缩数据112。响应于排序加速指令和/或作为其结果(例如响应于从该指令解码的一个或多个指令或控制信号)，执行单元可操作用于或被配置为用于在由指令指示的第一目的地中存储第一结果紧缩数据114，并且在一些实施例中用于在由指令指示的第二目的地中存储第二结果紧缩数据116。在一些实施例中，执行单元还可以任选地(例如，在可任选的一组掩码寄存器118中)存储结果掩码120。在不同实施例中，结果紧缩数据和/或结果掩码可以是图3-4或6-13中的任一个。

执行单元和/或处理器可以包括可操作用于执行排序加速指令和/或响应于该指令和/或作为该指令的结果存储结果的专用或特定逻辑(例如晶体管、集成电路或可能与固件(例如存储在非易失性存储器中的指令)和/或软件组合的其它硬件)。作为示例，执行单元可包括算术逻辑单元、逻辑单元、数据重排单元等。在一些实施例中，执行单元可以包括用于接收源操作数的一个或多个输入结构(例如端口、互连、接口)、与输入结构耦合用于接收并处理源紧缩数据并生成结果紧缩数据的排序电路或逻辑107、以及与排序电路或逻辑107耦合用于输出结果紧缩数据的一个或多个输出结构(例如端口、互连、接口)。作为示例，排序电路或逻辑可以包括比较和交换链、基于值的选择或路由层级、或其它排序电路或逻辑。

图2是执行单源排序索引指令的方法225实施例的流程框图。在不同实施例中，该方法可以由处理器(例如图1的处理器)、指令处理装置或集成电路执行。本文中针对图1的处理器描述的组件、特征和具体的任选细节也可任选地适用于图2的操作和/或方法。

该方法包括在框226处接收单源排序索引指令。可以在处理器或其一部分(例如指令取出单元、解码单元、总线接口单元)处接收该指令。在不同方面，该指令可从管芯外的源(例如，从存储器、互连等)或者从管芯上的源(例如，从指令高速缓存、指令队列)接收。该指令可以指定或以其它方式指示包括未处于经排序次序(例如并未跨紧缩数据以递增或递减幅度排序)的至少四个数据元素的源紧缩数据。该指令还可以指定或以其它方式指示目的地存储位置。

在框227，响应于该指令和/或作为其结果，将结果紧缩数据存储在目的地存储位置中。典型地，执行单元或处理器可以执行该指令并存储结果。结果紧缩数据可包括至少四个索引。在一些实施例中，索引可以标识源紧缩数据中的相应数据元素。在一些实施例中，索引可以存储在结果紧缩数据中表示源紧缩数据相应数据元素的经排序次序的位置中。即，索引可以按经排序的次序存储，其中它们不是基于索引自身的值排序，而是基于其在源紧缩数据中相应数据元素的值排序。在一些实施例中，结果紧缩数据可以包括与源紧缩数据中所有数据元素对应的索引。

图3是示出可响应于单源排序索引指令的实施例执行的单源排序索引操作330的实施例的框图。单源排序索引指令可以指定或以其它方式指示具有至少四个数据元素的源紧缩数据310。源紧缩数据可以存储在紧缩数据寄存器、存储器位置或其它存储位置。通常，源紧缩数据中数据元素的数量可以等于源紧缩数据的以位为单位的尺寸或宽度除以每个数据元素的以位为单位的尺寸或宽度。在不同实施例，源紧缩数据的宽度可以是64位、128位、256位、512位或1024位。在不同实施例，每个数据元素的宽度可以是8位、16位、32位、或64位。在一个具体非限制性示例中，源紧缩数据可以是512位宽，并且可以具有十六个32位数据元素或八个64位数据元素。数据元素可以具有整数、固定点或浮点格式。

在特定示出的示例中，源紧缩数据具有八个数据元素。从右侧的最低有效或最低阶位位置至左侧的最高有效或最高阶位位置，八个数据元素具有值-4、1、8、12、43、55、1、和12。这些值并未处于排序的次序(例如，并未跨紧缩数据以升序或降序排序)。

响应于单源排序索引指令，结果紧缩数据314可以被生成(例如由处理单元106)并被存储在目的地存储位置中。可通过该指令指定或以其它方式指示目的地存储位置。在不同实施例中，目的地存储位置可以是紧缩数据寄存器、存储器位置或其它存储位置。目的地存储位置可以是用于源紧缩数据的相同存储位置，或者不同存储位置。

在一些实施例中，结果紧缩数据可包括至少四个索引。在特定示出的示例中，结果紧缩数据具有八个索引。每个索引可以指向、标识或关联于源紧缩数据中的单个相应数据元素。每个数据元素可以在源紧缩数据内具有由相应索引指示的位置。索引可以表示数据元素在操作数内的相对位置或偏移。例如，根据在图示中使用的一个可能的惯例，索引值0至7可以表示从最低到最高有效位位置(如所示的从右至左)跨紧缩数据移动的第一至第八位置中的八个数据元素。为了进一步说明，具有值-4的数据元素具有索引0，具有值8的数据元素具有索引2，具有值43的数据元素具有索引4，以此类推。或者，可以任选地使用不同的其它索引惯例(例如以0而非1开始，从7至0反向索引，任意的映射惯例等等)。索引可以具有足以标识被索引位置的位数量(例如，在所示示例中是3位)。

在一些实施例中，索引可以存储在结果紧缩数据中表示源紧缩数据的相应数据元素的经排序次序的位置中。在所示示例中，经排序次序是从最低到最高有效位位置增加的升序，但是也可以任选地使用降序。对于所示示例中的值，升序排序次序是-4、1、1、8、12、12、43和55。结果，对应于具有值-4的数据元素的索引值0被存储在结果紧缩数据中的第一或最低阶位置中，对应于具有值1的最右数据元素的索引值1被存储在第二或次最低阶位置，以此类推。在图示中，箭头用于示出索引与数据元素之间的对应。

注意，结果紧缩数据存储经排序的索引而非经排序的源数据元素。在一些实施例中，经排序的索引可以任选地后续被不同指令用于排序源数据元素。例如，在一些实施例中，排列指令、混洗指令等可以使用索引来排序源数据元素。例如，排列或混洗指令可以指示具有索引的结果紧缩数据314作为第一源操作数以及源紧缩数据310作为第二源操作数，并且可以存储基于对索引的控制使数据元素排序的结果紧缩数据。适当指令的一个特定示例是VPERMD指令，这在可从加利福尼亚州Santa Clara市的英特尔公司获得的架构指令集扩展编程参考319433-017(2013年12月出版)中有描述。

然而，在一些实施例中，存储索引而非经排序的数据元素是有利的。例如，经排序的索引可以用于除了源紧缩数据310的源数据元素之外或者作为其替代，对其它数据排序。例如，在各种不同数据结构中可能存在这种情形，其中源数据元素可用作排序关键项并且各自与多个数据元素关联。为了进一步说明，考虑以行和列排列的表格(例如在电子数据表中)的简单示例。一列罗列出发明人姓名，另一列罗列出发明人身份证号。姓名和身份证号可能都需要被排序并且需要彼此一致。作为一个示例，排序可以基于作为排序关键项的姓名，并且经排序的索引可以被存储作为结果。经排序的索引随后可用于对姓名和身份证号排序。相应地，在一些实现中，与对经排序的数据元素进行排序相比较，对经排序的索引进行排序可以提供优势，诸如排序其它关联数据的灵活性和能力。

在一些实施例中，排序可以以稳定次序进行(例如升序)。稳定的意思是如果两个元素具有相同的检索关键项，则它们之间的相对次序不变。例如，如果两行具有相同的发明人姓名、不同的身份证号并且根据姓名对表格排序，则身份证号的次序可以不变。这与不稳定次序形成对比，在不稳定次序中，相对次序并不得到保证，具有相同关键项的元素可能被混洗。

图4是示出可响应于单源排序索引和数据元素指令的实施例执行的单源排序索引和数据元素操作432的实施例的框图。图4的操作与图3的操作有一些类似性。为了避免混淆描述，主要描述图4的操作的不同和/或附加特性，而不重复相对于图3的操作的所有可任选的类似或通用的特性和细节。然而，前面描述的图3的特征和细节也可以任选地应用于图4的操作，除非另行指出或者以其它方式显而易见。

单源排序索引和数据元素指令可以指定或以其它方式指示具有至少四个数据元素的源紧缩数据410。源紧缩数据和数据元素可以是如本文别处所描述的(例如图3中所描述的)。

响应于该指令，第一结果紧缩数据414可以被生成(例如由处理单元106)并被存储在第一目的地存储位置中。第一结果紧缩数据414可具有至少四个索引。第一结果紧缩数据可以是如本文别处所描述的(例如图3中所描述的)。

在该实施例中，响应于该指令，第二结果紧缩数据416也可以被生成并被存储在第二目的地存储位置中。第二目的地存储位置可以由该指令指定或以其它方式指示，并且可以是紧缩数据寄存器、存储器位置或其它存储位置。第二结果紧缩数据可以包括对应于存储在第一结果紧缩数据414中的索引、被存储在反映经排序次序的第二结果紧缩数据416的位置中的相应数据元素。例如，第二结果紧缩数据可以以升序排序次序在图示中从右至左存储值-4、1、1、8、12、12、43和55。在另一实施例中，可以对索引和数据元素使用降序次序。

作为图3中的结果，存储经排序的索引。作为图4中的结果，存储经排序的索引和经排序的数据元素。在另一实施例中，可以响应于指令，任选地存储排序数据元素而非索引。

图5是执行双源排序索引指令的实施例的方法实施例535的流程框图。在不同实施例中，该方法可以由处理器(例如图1的处理器)、指令处理装置、数字逻辑设备、或集成电路执行。本文中针对图1的处理器描述的组件、特征和具体的任选细节也可任选地适用于图5的操作和/或方法。

该方法包括在框536处接收双源排序索引指令。在不同的方面，可以在处理器或其一部分(例如指令取出单元、解码单元、总线接口单元)处接收该指令。在不同方面，该指令可从管芯外的源(例如，从存储器、互连等)或者从管芯上的源(例如，从指令高速缓存、指令队列)接收。双源排序索引指令可以指定或以其它方式指示包括第一组至少四个数据元素的第一源紧缩数据，并且可以指定或以其它方式指示包括第二组至少四个数据元素的第二源紧缩数据。该指令还可以指定或以其它方式指示目的地存储位置。

再次参照图5，在框537，响应于双源排序索引指令和/或作为其结果，将结果紧缩数据存储在目的地存储位置中。典型地，执行单元或处理器可以执行该指令并存储结果。结果紧缩数据可包括至少四个索引。在一些实施例中，索引可以标识第一和第二源紧缩数据中的相应数据元素位置。在一些实施例中，索引可以实际指定第一和第二源紧缩数据之一中的单个相应数据元素(参见例如图6-9)。或者，索引可以仅指定第一和第二源紧缩数据的每一个中的相应数据元素位置，并且可以使用另一位来指示第一和第二源紧缩数据之一并因此指示单个相应数据元素(参见图10-13)。索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据中相应数据元素的经排序次序的位置中。结果可以表示存储与两个源的任一个中的数据元素对应的经排序索引的合并排序。

图6是示出可响应于数据元素最小一半双源排序索引指令的实施例执行的数据元素最小一半双源排序索引操作640的实施例的框图。该指令可以指定或以其它方式指示具有第一组至少四个数据元素的第一源紧缩数据610，并且可以指定或以其它方式指示具有第二组至少四个数据元素的第二源紧缩数据612。第一和第二源紧缩数据可以各自彼此独立地存储在紧缩数据寄存器、存储器位置或其它存储位置中。第一和第二源紧缩数据可以具有本文别处公开的尺寸、数据元素数量、数据元素尺寸和数据元素类型。

在特定的所示示例中，第一源紧缩数据和第二源紧缩数据各自具有八个数据元素。第一源紧缩数据从右侧的最低有效位置至左侧的最高有效位置具有值-4、1、1、8、12、12、43、55。第二源紧缩数据从右侧的最低有效位置至左侧的最高有效位置具有值-14、-12、0、10、16、18、24、60。在该实施例中，第一源紧缩数据中的值和第二源紧缩数据中的值各自从最低到最高有效位位置以升序次序存储。在一些实施例中，第一和第二源紧缩数据的每一个中的数据元素可以被假定(例如对于该指令，隐含假定)或者要求在对应紧缩数据操作数内处于经排序次序(例如为了该指令能正确操作)。在其它实施例中，第一和第二源紧缩数据的每一个中的数据元素可以被假定或要求处于经排序次序(例如该指令可以在元素处于未排序时正确地操作)。

响应于该指令，结果紧缩数据614可以被生成(例如由处理单元106)并被存储在目的地存储位置中。在不同实施例中，目的地存储位置可以是紧缩数据寄存器、存储器位置或其它存储位置。目的地存储位置可以是用于第一和第二源紧缩数据之一的相同存储位置，或者不同存储位置。

在一些实施例中，结果紧缩数据可包括至少四个索引。在一些实施例中，结果紧缩数据可以包括与在源紧缩数据之一中的数据元素数量相同数量的索引，但是这并不是必需的。在特定示出的示例中，结果紧缩数据具有八个索引。每个索引可以指向、标识第一和第二源紧缩数据中的相应数据元素位置或者与之关联。在一些实施例中，索引可以实际标识第一和第二源紧缩数据之一中的单个相应数据元素。每个数据元素可以在第一和第二源紧缩数据内具有被索引的位置。索引可以表示数据元素在第一和第二紧缩数据内的相对位置或偏移。例如，根据在所示示例中使用的一个可能的惯例，索引值0至7可以在从最低到最高有效位位置(如所示的从右至左)跨第一源紧缩数据610移动时索引八个数据元素，并且索引值8至15可以在从最低到最高有效位位置(如所示的从右至左)跨第二源紧缩数据612移动时索引八个数据元素。在图示中，箭头用于示出索引与数据元素之间的对应。如所示，具有值-14的数据元素具有索引8，具有值-12的数据元素具有索引9，以此类推。或者，可以任选地使用特定实现所需的各种其它索引惯例(例如，以索引1开始而非索引0、反向索引、任意映射的索引惯例等等)。

索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据中相应数据元素的经排序次序的位置中。在一些实施例中，可以仅对第一和第二源紧缩数据中所有数据元素的已定序子集，存储索引。在一些实施例中，已定序子集可以是所有数据元素的已定序最小子集(例如最小一半)。在所示示例中，八个最小值是-14、-12、-4、0、1、1、8、和10。在所示示例中，八个索引被存储在结果紧缩数据中表示第一和第二源紧缩数据的相应最小八个最小数据元素的经排序升序(从最低至最高有效位位置增大)的位置中。如所示，对应于具有值-14的数据元素的索引8被存储在结果紧缩数据的最低阶位置中，对应于具有值-12的数据元素的索引9被存储在次最低阶位置中，对应于具有值-4的数据元素的索引0被存储在第三最低阶位置中，以此类推。在其它实施例中，可以任选地使用降序或反向次序。排序操作合并第一和第二源紧缩数据的经排序索引。

图7是示出可响应于数据元素最大一半双源排序索引指令的实施例执行的数据元素最大一半双源排序索引操作742的实施例的框图。该指令可以指定或以其它方式指示具有第一组至少四个数据元素的第一源紧缩数据710，并且可以指定或以其它方式指示具有第二组至少四个数据元素的第二源紧缩数据712。第一和第二源紧缩数据可以具有本文别处所述的特征和变型。在所示示例中，第一源紧缩数据中的值以及第二源紧缩数据中的值以升序存储，但是在其它实施例中或者对于其它指令，这并非是必需的。

响应于该指令，结果紧缩数据714可以被生成(例如由处理单元106)并被存储在目的地存储位置中。在一些实施例中，结果紧缩数据可包括至少四个索引。在一些实施例中，索引可以标识第一和第二源紧缩数据之一中的单个相应数据元素。在一些实施例中，索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据的相应数据元素的经排序次序的位置中。

在图7的实施例中，作为已定序子集是最小子集的替代，已定序子集可以是第一和第二源紧缩数据中所有数据元素的已定序最大子集，例如最大一半。例如，八个索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据中相应八个最大数据元素的经排序次序的位置中。考虑图示中示出的数据元素的示例值，八个最大数据元素是具有值12、12、16、18、24、43、55、和60的那些数据元素。在所示示例中，八个索引被存储在结果紧缩数据中表示第一和第二源紧缩数据的相应八个最大数据元素的经排序升序(从最低至最高有效位位置增大)的位置中。如所示，对应于具有值12的最右数据元素的索引4被存储在最低阶位置中，对应于具有值12的最左数据元素的索引5被存储在次最低阶位置中，对应于具有值16的数据元素的索引12被存储在第三最低阶位置中，以此类推。在其它实施例中，可以任选地使用降序。

图6-7示出其中仅存储用于最小或最大一半的索引的实施例。在其它实施例中，可以将最小和最小一半的索引存储在尺寸与源操作数相同的结果中。例如，这在以下情况下是可能的，即索引足够小于(例如一半尺寸或更小)相应的数据元素。这种方法可以在一些实现中提供优势。或者，可以将最小和最大一半的索引保持分离，以便于相应混洗指令、混合指令等等的使用。

图8是示出可响应于数据元素最小一半双未排序源排序索引指令的实施例执行的数据元素最小一半双未排序源排序索引操作844的实施例的框图。该指令可以指定或以其它方式指示具有第一组至少四个数据元素的第一源紧缩数据810，并且可以指定或以其它方式指示具有第二组至少四个数据元素的第二源紧缩数据812。在特定的所示示例中，第一源紧缩数据和第二源紧缩数据各自具有八个数据元素。第一源紧缩数据从右侧的最低有效位置至左侧的最高有效位置具有值-4、1、8、12、43、55、1、和12。在该实施例中，第一源紧缩数据中的值并未处于经排序次序。类似地，第二源紧缩数据中的值并未处于经排序次序。在这种实施例中，第一和第二源紧缩数据的每一个中的数据元素可以不被假定或要求处于经排序次序(例如该指令可以在元素处于未排序次序时正确地操作)。

响应于该指令，结果紧缩数据814可以被生成(例如由处理单元106)并被存储在目的地存储位置中。在一些实施例中，结果紧缩数据可包括至少四个索引。在一些实施例中，索引可以标识第一和第二源紧缩数据之一中的单个相应数据元素。在一些实施例中，索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据的相应数据元素的经排序次序的位置中。在所示示例中，结果紧缩数据具有与第一和第二源紧缩数据的所有数据元素的最小子集(在本情况下是最小一半)对应的索引。在另一实施例中，结果紧缩数据可以具有与第一和第二源紧缩数据的所有数据元素的最大子集(例如最大一半)对应的索引。

图9是示出可响应于数据元素最小一半双源排序索引和数据指令的实施例执行的数据元素最小一半双源排序索引和数据操作946的实施例的框图。该指令可以指定或以其它方式指示具有第一组至少四个数据元素的第一源紧缩数据910，并且可以指定或以其它方式指示具有第二组至少四个数据元素的第二源紧缩数据912。第一和第二源紧缩数据可以具有本文别处公开的尺寸、数据元素数量、数据元素尺寸和数据元素类型。在所示实施例中，第一和第二源紧缩数据的每一个中的数据元素可以被假定(例如对于该指令，隐含假定)或者要求在对应紧缩数据操作数内处于经排序次序。在其它实施例中，第一源紧缩数据和第二源紧缩数据的每一个内的数据元素可以不被假定或要求在对应紧缩数据操作数内处于经排序次序。

响应于该指令，第一结果紧缩数据914可以被生成(例如由处理单元106)并被存储在第一目的地存储位置中。第一结果紧缩数据914可以具有索引。第一结果紧缩数据和索引可以具有与先前针对图6所述的类似或共同的特征和细节。在所示示例中，结果紧缩数据具有与第一和第二源紧缩数据的所有数据元素的最小子集(在本情况下是最小一半)对应的索引。在另一实施例中，结果紧缩数据可以具有与第一和第二源紧缩数据的所有数据元素的最大子集(例如最大一半)对应的索引。

在该实施例中，响应于该指令，第二结果紧缩数据916也可以被生成并被存储在第二目的地存储位置中。第二目的地存储位置可以由该指令指定或以其它方式指示，并且可以是紧缩数据寄存器、存储器位置或其它存储位置。第二目的地存储位置可以是用于第一和第二源紧缩数据之一的相同存储位置，或者可以是不同存储位置。第二结果紧缩数据可以包括对应于存储在第一结果紧缩数据中的索引、被存储在反映经排序次序的第二结果紧缩数据的位置中的相应数据元素。在所示示例中，第二结果紧缩数据具有第一和第二源紧缩数据的所有数据元素的经排序最小子集(在本情况下是经排序的最小一半)。具体而言，第二结果紧缩数据从右至左存储数据元素-14、-12、-4、0、1、1、8、和10。在另一实施例中，第二结果紧缩数据可以替代地具有第一和第二源紧缩数据的所有数据元素的经排序最大子集(例如经排序的最大一半)。

作为图6中的结果，存储经排序的索引。作为图9中的结果，存储经排序的索引和经排序的数据元素。在另一实施例中，可以响应于指令，任选地存储排序数据元素而非索引。

图7-9示出与图6的操作具有一定相似性的操作。为了避免混淆描述，主要描述图7-9的操作的不同和/或附加特征，而不重复相对于图6的操作的所有可任选的类似或通用的特征和细节。然而，应该理解，前面描述的图6的特征和细节也可以任选地应用于图7-9的任一个操作中，除非另行指出或者以其它方式显而易见。

图10是示出可响应于数据元素最小一半带掩码双源排序索引指令的实施例执行的数据元素最小一半带掩码双源排序索引操作1048的实施例的框图。该指令可以指定或以其它方式指示具有第一组至少四个数据元素的第一源紧缩数据1010，并且可以指定或以其它方式指示具有第二组至少四个数据元素的第二源紧缩数据1012。第一和第二源紧缩数据可以具有本文别处公开的尺寸、数据元素数量、数据元素尺寸和数据元素类型。

在所示实施例中，第一源紧缩数据和第二源紧缩数据的每一个中的值被排序，但是这并不是必需的。在一些实施例中，可以假定(例如对于该指令，隐含假定)或者要求源数据元素在对应紧缩数据中处于经排序次序。在所示示例中，使用在操作数中具有递增位有效性的升序，但是在另一实施例中，可以任选地使用降序。在其它实施例中，第一源紧缩数据和第二源紧缩数据的每一个中的数据元素可以不被假定或要求在对应紧缩数据内处于经排序次序(例如该指令可以在元素处于未排序次序时正确地操作)。

响应于该指令，结果紧缩数据1014可以被生成(例如由处理单元106)并被存储在目的地存储位置中。在一些实施例中，结果紧缩数据可包括至少四个索引。在一些实施例中，每个索引可以指向、标识第一和第二源紧缩数据中的一对相应数据元素位置或者与之关联。索引自身可以不实际标识单个相应数据元素，而是可以标识第一和第二源紧缩数据中的一对相应数据元素位置，而无需指示实际的相应数据元素位于第一还是第二源紧缩数据中。例如，根据在所示示例中使用的一个可能的惯例，索引值0至7可以在从最低至最高有效位位置(如所示的从右至左)跨第一源紧缩数据移动时表示八个数据元素位置，并且相同的索引值0至7可以在从最低至最高有效位位置跨第二源紧缩数据移动时表示八个数据元素位置。例如，具有值43的数据元素和具有值24的数据元素可以都具有相同的索引6。如前所述，可以替代地任选使用索引的各种其它惯例(例如，以索引1而非0开始，反向或递减惯例，任意映射的惯例等等)。在这种实施例中，索引自身足以标识单个相应数据元素。

在一些实施例中，索引可以存储在结果紧缩数据中表示相应数据元素的经排序次序的位置中。在所示实施例中，索引可以存储在结果紧缩数据中表示相应数据元素的经排序升序的位置中。在其它实施例中，可以任选地使用降序。此外，在所示实施例中，仅存储用于所有数据元素的已定序最小子集(例如最小一半)的索引。或者，可以使用另一子集，诸如最大子集(例如最大一半)或中间子集。或者，可以任选地存储用于源紧缩数据中所有数据元素的索引。

再次参照图10，响应于该指令，可以生成结果掩码1020并将其存储在第二目的地存储位置中。可通过该指令指定或以其它方式指示目的地存储位置。在一些实施例中，第二目的地存储位置可以是掩码寄存器(例如，掩码寄存器118之一)。或者，结果掩码可以被存储在通用寄存器、存储器位置或其它存储位置中。

在一些实施例中，结果掩码可包括至少四个掩码元素。在一些实施例中，结果掩码可以包括与结果紧缩数据中索引数量相同数量的掩码元素。每个掩码元素可以对应于结果紧缩数据中的索引的不同的相应之一。每个掩码元素可以指示由相应索引指示的数据元素位置处的单个相应数据元素是否位于第一源紧缩数据中或者替代地是否位于第二源紧缩数据中。即，每个掩码元素可以标识或选择第一和第二源紧缩数据之一，并且因此标识在所标识或所选择源紧缩数据中被索引位置处的相应单个数据元素。

在一些实施例中，每个掩码元素可以是单个位，但是也可以任选地使用两个或更多位(例如，多位数据元素的最高或最低有效位)。根据在所示示例实施例中使用的一个可能惯例，单个位被置位成二进制值一(即，1)表示该数据元素位于第一源紧缩数据1010中，而该位被清除成二进制值零(即，0)表示该数据元素位于第二源紧缩数据1012中。或者，可以任选地使用相反惯例。为了进一步说明，具有值-14的数据元素由结果紧缩数据的最右位置中的相应索引0以及结果掩码中的最右位置中的掩码元素值0(指示第二源紧缩数据)来标识。类似地，具有值-4的数据元素由结果紧缩数据的右起第三个位置中的相应索引0以及结果掩码的右起第三个位置中的掩码元素值1(指示第一源紧缩数据)来标识。

在一实施例中，可以采用以下惯例：如果不同源紧缩数据中的两个操作数间数据元素具有相等的值，则来自源紧缩数据之一的该数据元素可以被解释为其具有较小值，但是这并非是必需的。在一实施例中，可以采用以下惯例：如果相同源紧缩数据中的两个操作数内数据元素具有相等的值，则最低有效数据元素可以被解释为其具有较小值，但是这并非是必需的。

包括额外紧缩数据操作数选择位而非将它们结合到索引中(如图6-9所示的方法)可以在特定实施例中提供优势。例如，可能存在以下情形，即处理器能够使用结果掩码作为断言操作数来掩码或断言紧缩数据操作。在一些实施例中，掩码操作或断言可以按照数据元素粒度，使得可单独地和/或与其它无关地断言或有条件地控制不同的相应数据元素对上的操作。结果掩码中的掩码元素可以表示断言元素或有条件控制元素。在一个方面，可以按与相应源数据元素和/或相应结果数据元素的一一对应的形式包括掩码元素。作为示例，每个掩码元素或位的值可以控制是否执行相应操作和/或是否存储相应结果数据元素。每个掩码元素或位可以具有第一值以允许对相应源数据元素对执行操作并且允许将相应结果数据元素存储到目的地中，或者可以具有不同的第二值以不允许对相应源数据元素对执行操作和/或不允许将相应结果数据元素存储到目的地中。根据一个可能的惯例，清除成二进制零(即0)的掩码位可以表示掩码掉的操作，而置位成二进制一(即1)的掩码位可以表示未掩码掉的操作。

在一些实施例中，除了生成结果掩码的指令之外，指令集还可以包括能够指示或访问结果掩码作为源断言操作数或有条件操作数(用于断言、有条件地控制、或掩码是否执行相应操作和/或是否存储相应结果)的第二指令。在特定实现中的可以指示结果掩码作为源断言操作数的指令的一个具体示例是VMOVDQA32指令，这在2013年12月出版的架构指令集扩展编程参考319433-017中有描述。VMOVDQA32指令能够通过将源写掩码用于断言，将经对准紧缩双字整数值从源紧缩数据操作数移动到结果紧缩数据操作数。可以由VMOVDQA32指令指示结果掩码，作为源写掩码。在一些实施例中和/或对于一些算法，结果掩码可被这种断言指令用于在总体计算角度上提供特定性能和/或效率优势。在一些实施例中，可以使用结果掩码，即便是结果紧缩数据1014具有足够的位以使其也能够向索引结合额外的位。

图11是示出可响应于数据元素最大一半带掩码双源排序索引指令的实施例执行的数据元素最大一半带掩码双源排序索引操作1150的实施例的框图。该指令可以指定或以其它方式指示具有第一组至少四个数据元素的第一源紧缩数据1110，并且可以指定或以其它方式指示具有第二组至少四个数据元素的第二源紧缩数据1112。在所示实施例中，第一源紧缩数据和第二源紧缩数据的每一个中的值被排序，但是这并不是必需的。在一些实施例中，可以假定(例如对于该指令，隐含假定)或者要求源数据元素在对应紧缩数据中处于经排序次序。在所示示例中，使用在操作数中具有递增位有效性的升序，但是在另一实施例中，可以任选地使用降序。在其它实施例中，第一源紧缩数据和第二源紧缩数据的每一个中的数据元素可以不被假定或要求在对应紧缩数据内处于经排序次序(例如该指令可以在元素处于未排序次序时正确地操作)。

响应于该指令，结果紧缩数据1114可以被生成(例如由处理单元106)并被存储在目的地存储位置中。在一些实施例中，结果紧缩数据可包括至少四个索引。在一些实施例中，每个索引可以指向、标识第一和第二源紧缩数据中的一对相应数据元素位置或者与之关联。类似地，可以响应于该指令，存储结果掩码1120。结果掩码可以具有对应于索引的掩码元素。

在图11的实施例中，索引可以对应于第一和第二源紧缩数据中所有数据元素的已定序最大子集，例如所示实施例中的最大一半。例如，八个索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据中相应八个最大数据元素(例如，12、12、16、18、24、43、55、和60)的经排序次序的位置中。类似地，结果掩码的掩码元素可以对应于第一和第二源紧缩数据中所有数据元素的已定序最大子集，例如所示实施例中的最大一半。

在所示实施例中，八个索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据中相应八个最大数据元素的经排序升序的位置中。在其它实施例中，可以任选地使用降序或反向次序。

图12是示出可响应于数据元素最小一半带掩码双未排序源排序索引指令的实施例执行的数据元素最小一半带掩码双未排序源排序索引操作1252的实施例的框图。该指令可以指定或以其它方式指示具有第一组至少四个数据元素的第一源紧缩数据1210，并且可以指定或以其它方式指示具有第二组至少四个数据元素的第二源紧缩数据1212。在图12的操作中，第一源紧缩数据操作数中的数据元素的值并不处于经排序的次序。类似地，第二源紧缩数据操作数中的数据元素的值并不处于经排序的次序。第一源紧缩数据和第二源紧缩数据的每一个内的数据元素可以不被假定或要求在对应紧缩数据操作数内处于经排序次序(例如该指令可以在元素在源紧缩数据操作数中处于未排序次序时正确地操作)。

响应于该指令，结果紧缩数据1214可以被生成(例如由处理单元106)并被存储在目的地存储位置中。在一些实施例中，结果紧缩数据可包括至少四个索引。在一些实施例中，每个索引可以指向、标识第一和第二源紧缩数据中的一对相应数据元素位置或者与之关联。类似地，可以响应于该指令，存储结果掩码1220。结果掩码可以具有对应于索引的掩码元素。

在所示示例中，索引和掩码元素对应于第一和第二源紧缩数据的所有数据元素的最小子集(在本情况下是最小一半)。在另一实施例中，索引和掩码元素可以对应于第一和第二源紧缩数据的所有数据元素的最大子集(例如最大一半)。

图13是示出可响应于数据元素最小一半带掩码双源排序索引和排序数据指令的实施例执行的数据元素最小一半带掩码双源排序索引和排序数据操作1354的实施例的框图。该指令可以指定或以其它方式指示具有第一组至少四个数据元素的第一源紧缩数据1310，并且可以指定或以其它方式指示具有第二组至少四个数据元素的第二源紧缩数据1312。在所示实施例中，第一源紧缩数据和第二源紧缩数据的每一个中的值被排序，但是这并不是必需的。在一些实施例中，可以假定(例如对于该指令，隐含假定)或者要求源数据元素在对应紧缩数据中处于经排序次序。在所示示例中，使用在操作数中具有递增位有效性的升序，但是在另一实施例中，可以任选地使用降序。在其它实施例中，第一源紧缩数据和第二源紧缩数据的每一个中的数据元素可以不被假定或要求在对应紧缩数据内处于经排序次序(例如该指令可以在元素处于未排序次序时正确地操作)。

响应于该指令，第一结果紧缩数据1314可以被生成(例如由处理单元106)并被存储在目的地存储位置中。在一些实施例中，结果紧缩数据可包括至少四个索引。在一些实施例中，每个索引可以指向、标识第一和第二源紧缩数据中的一对相应数据元素位置或者与之关联。类似地，可以响应于该指令，存储结果掩码1320。结果掩码可以具有对应于索引的掩码元素。

在该实施例中，响应于该指令，第二结果紧缩数据1316也可以被生成并被存储在第二目的地存储位置中。第二目的地存储位置可以由该指令指定或以其它方式指示，并且可以是紧缩数据寄存器、存储器位置或其它存储位置。第二目的地存储位置可以是用于第一和第二源紧缩数据之一的相同存储位置，或者可以是不同存储位置。第二结果紧缩数据可以包括对应于所存储的索引和掩码元素、被存储在反映经排序次序的第二结果紧缩数据的位置中的相应数据元素。

在所示示例中，经排序数据元素、索引和掩码元素对应于第一和第二源紧缩数据的所有数据元素的最小子集(在本情况下是最小一半)。在另一实施例中，经排序数据元素、索引和掩码元素可以对应于第一和第二源紧缩数据的所有数据元素的最大子集(例如最大一半)。

在所示实施例中，经排序数据元素、索引和掩码元素被存储在表示升序的位置中。在其它实施例中，可以任选地使用降序或反向次序。

存储经排序的索引作为图10中的结果。作为图13中的结果，存储经排序的索引和经排序的数据元素。在另一实施例中，可以响应于指令，任选地存储排序数据元素而非索引。

图11-13的操作与图10的操作具有特定相似性。为了避免混淆描述，主要描述图11-13的操作的不同和/或附加特征，而不重复相对于图10的操作的所有可任选的类似或通用的特征和细节。然而，应该理解，前面描述的图10的特征和细节也可以任选地应用于图11-13中任一个的操作中，除非另行指出或者以其它方式显而易见。

指令集可以包括本文公开的指令中的一个或多个。例如，在一些实施例中，指令集可以任选地包括能够生成经排序结果的第一指令(例如，针对图3-4之一所示出和描述的)以及假定或需要经排序的源紧缩数据的第二指令(例如针对图6、7、9、10、11和13之一所示出和描述的)。作为另一示例，在一些实施例中，指令集可以任选地包括用于所有源数据元素的最小一半的排序的第一指令(例如，针对图6和10之一所示出和描述的)以及用于所有数据元素的最大一半的排序的第二指令(例如，针对图7和11之一所示出和描述的)。或者，指令集可以仅包括本文所示出和描述的指令之一。

以下代码片段表示使用本文所公开的指令示例来排序32个整数的算法的示例实施例。sortassistd指令通过与图3所示类似的操作，以升序对双字元素进行排序。sortedmergedassistl和sortedmergedassisth指令是与图10-11的操作类似地存储用于第一和第二源紧缩数据中已经排序元素的经排序索引的两个源指令。

sort32:

vmovdqu32(％rdi),％zmm0

vmovdqu32 64(％rdi),％zmm1

sortassistd％zmm0,％zmm2

sortassistd％zmm1,％zmm3

vpermd％zmm0,％zmm2,％zmm0

vpermd％zmm1,％zmm3,％zmm1

sortedmergedassistl％zmm1,％zmm0,％zmm2,％k1

sortedmergedassisth％zmm1,％zmm0,％zmm3,％k2

vpermd％zmm0,％zmm2,％zmm4

vpermd％zmm1,％zmm2,％zmm5

vpermd％zmm0,％zmm3,％zmm6

vpermd％zmm1,％zmm3,％zmm7

vmovdqu32％zmm5,％zmm4,{％k1}

vmovdqu32％zmm7,％zmm6,{％k2}

vmovdqu32％zmm4,{％rdi}

vmovdqu32％zmm6,64{％rdi}

ret

在一些实施例中，指令格式可以包括操作码或“opcode”。操作码可表示可操作用于标识指令和/或要执行的操作(例如，排序索引操作)的多个位或者一个或多个字段。依赖于特定指令，指令格式还可以任选地包括一个或多个源和/或目的地指定符。作为示例，这些指定符中的每一个可包括多个位或者一个或多个字段以指定寄存器的地址、存储器位置或者其他存储位置。或者，作为这种明确指示符的替代，一个或多个源和/或目的地可以任选地对于指令是隐含的，而不被明确指定。此外，源被重新使用作为目的地，这可以是任选地隐含的。此外，指令格式可以任选地添加附加字段，可以覆盖特定字段等等。字段无需包括相邻的字段序列，而是可以由不相邻或分离的位构成。在一些实施例中，指令格式可以遵循VEX或EVEX编码或指令格式，但是，本发明的范围并不如此受限。

图14是合适的一组紧缩数据寄存器1408的示例实施例的方框图。紧缩数据寄存器包括三十二个512位紧缩数据寄存器，标为ZMM0至ZMM31。在所示实施例中，较低十六个的较低阶256位(即，ZMM0-ZMM15)被重叠或者覆盖在相应256位紧缩数据寄存器(标为YMM0-YMM15)上，但是这不是必需的。同样，在所示实施例中，寄存器YMM0-YMM15的较低阶128位被重叠或者覆盖在相应128位紧缩数据寄存器(标为XMM0-XMM15)上，但是这也不是必需的。512位寄存器ZMM0至ZMM31可操作用于保持512位紧缩数据、256位紧缩数据或者128位紧缩数据。256位寄存器YMM0-YMM15可操作用于保持256位紧缩数据或者128位紧缩数据。128位寄存器XMM0-XMM15可操作用于保持128位紧缩数据。在一些实施例中，每个寄存器可用于存储紧缩浮点数据或紧缩整数数据。支持不同数据元素尺寸，包括至少8位字节数据、16位字数据、32位双字数据、32位单精浮点数据、64位四倍字数据和64位双精浮点数据。在替代实施例中，可以使用不同数量的寄存器和/或不同尺寸的寄存器。在其它实施例中，寄存器可以使用或者可以不使用较大寄存器对较小寄存器的重叠和/或可以用于或者可以不同于存储浮点数据。

指令集包括一个或多个指令格式。给定的指令格式定义多个字段(位的数目、位的位置等)以指定将要被执行的操作(操作码)以及将要被执行的操作的操作数等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或被定义为具有不同解释的给定字段。由此，使用给定的指令格式(并且如果经定义，则以该指令格式的指令模板中给定的一个格式)来表达ISA的每条指令，并且ISA的每条指令包括用于指定操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括用于指定该操作码的操作码字段和用于选择操作数的操作数字段(源1/目的地以及源2)的指令格式，并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的专用内容。已经发布和/或公布了涉及高级向量扩展(AVX)(AVX1和AVX2)且使用向量扩展(VEX)编码方案的SIMD扩展集(例如，参见2011年10月的64和IA-32架构软件开发手册，并且参见2011年6月的高级向量扩展编程参考)。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。

图15A-15B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图15A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图15B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1500定义A类和B类指令模板，两者包括无存储器访问1505的指令模板和存储器访问1520的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图15A中的A类指令模板包括：1)在无存储器访问1505的指令模板内，示出无存储器访问的完全舍入控制型操作1510的指令模板、以及无存储器访问的数据变换型操作1515的指令模板；以及2)在存储器访问1520的指令模板内，示出存储器访问的时效性1525的指令模板和存储器访问的非时效性1530的指令模板。图15B中的B类指令模板包括：1)在无存储器访问1505的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1512的指令模板以及无存储器访问的写掩码控制的vsize型操作1517的指令模板；以及2)在存储器访问1520的指令模板内，示出存储器访问的写掩码控制1527的指令模板。

通用向量友好指令格式1500包括以下列出的按照在图15A-15B中示出的顺序的如下字段。

格式字段1540－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1542－其内容区分不同的基础操作。

寄存器索引字段1544-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段1546－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1505的指令模板与存储器访问1520的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1550－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1568、α字段1552、以及β字段1554。扩充操作字段1550允许在单一指令而非2、3或4个指令中执行多组共同的操作。

比例字段1560－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段1562A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段1562B(注意，位移字段1562A直接在位移因数字段1562B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1574(稍后在本文中描述)和数据操纵字段1554C确定。位移字段1562A和位移因数字段1562B可以不用于无存储器访问1505的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段1562A和位移因数字段1562B是任选的。

数据元素宽度字段1564－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段1570－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1570允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1570的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段1570的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段570的内容直接地指定要执行的掩码操作。

立即数字段1572－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

类字段1568－其内容在不同类的指令之间进行区分。参考图15A-B，该字段的内容在A类和B类指令之间进行选择。在图15A-B中，圆角方形用于指示专用值存在于字段中(例如，在图15A-B中分别用于类字段1568的A类1568A和B类1568B)。

A类指令模板

在A类非存储器访问1505的指令模板的情况下，α字段1552被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1510和无存储器访问的数据变换型操作1515的指令模板分别指定舍入1552A.1和数据变换1552A.2)的RS字段1552A，而β字段1554区分要执行指定类型的操作中的哪一种。在无存储器访问1505指令模板中，比例字段1560、位移字段1562A以及位移比例字段1562B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1510的指令模板中，β字段1554被解释为其内容提供静态舍入的舍入控制字段1554A。尽管在本发明的所述实施例中舍入控制字段1554A包括抑制所有浮点异常(SAE)字段1556和舍入操作控制字段1558，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段1558)。

SAE字段1556－其内容区分是否停用异常事件报告；当SAE字段1556的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段1558－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段158允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1550的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1515的指令模板中，β字段1554被解释为数据变换字段1554B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1520的指令模板的情况下，α字段1552被解释为驱逐提示字段1552B，其内容区分要使用驱逐提示中的哪一个(在图15A中，对于存储器访问时效性1525的指令模板和存储器访问非时效性1530的指令模板分别指定时效性的1552B.1和非时效性的1552B.2)，而β字段1554被解释为数据操纵字段1554C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问1520的指令模板包括比例字段1560、以及任选的位移字段1562A或位移比例字段1562B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1552被解释为写掩码控制(Z)字段1552C，其内容区分由写掩码字段1570控制的写掩码操作应当是合并还是归零。

在B类非存储器访问1505的指令模板的情况下，β字段1554的一部分被解释为RL字段1557A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1512的指令模板和无存储器访问的写掩码控制VSIZE型操作1517的指令模板分别指定舍入1557A.1和向量长度(VSIZE)1557A.2)，而β字段1554的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问1505指令模板中，比例字段1560、位移字段1562A以及位移比例字段1562B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作1510的指令模板中，β字段1554的其余部分被解释为舍入操作字段1559A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段1559A－正如舍入操作控制字段1558，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1559A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1550的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1517的指令模板中，β字段1554的其余部分被解释为向量长度字段1559B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问1520的指令模板的情况下，β字段1554的一部分被解释为广播字段1557B，其内容区分是否要执行广播型数据操纵操作，而β字段1554的其余部分被解释为向量长度字段1559B。存储器访问1520的指令模板包括比例字段1560、以及任选的位移字段1562A或位移比例字段1562B。

针对通用向量友好指令格式1500，示出完整操作码字段1574包括格式字段1540、基础操作字段1542以及数据元素宽度字段1564。尽管示出了其中完整操作码字段1574包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1574包括少于所有的这些字段。完整操作码字段1574提供操作码(opcode)。

扩充操作字段1550、数据元素宽度字段1564以及写掩码字段1570允许在每一指令的基础上以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

示例性专用向量友好指令格式

图16是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图16示出专用向量友好指令格式1600，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式1600是专用的。专用向量友好指令格式1600可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图15的字段，来自图16的字段映射到来自图15的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1500的上下文中参考专用向量友好指令格式1600描述了本发明的实施例，但是本发明不限于专用向量友好指令格式1600，除非另有声明。例如，通用向量友好指令格式1500构想各种字段的各种可能的尺寸，而专用向量友好指令格式1600被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1600中数据元素宽度字段1564被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1500构想数据元素宽度字段1564的其他尺寸)。

通用向量友好指令格式1500包括以下列出的按照图16A中示出的顺序的如下字段。

EVEX前缀(字节0-3)1602－以四字节形式进行编码。

格式字段1640(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段1640，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1605(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(657BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段1510－这是REX’字段1510的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1615(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段1564(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1620(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段1620对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1568类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1625(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1552(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。

β字段1554(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。

REX’字段1510－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1570(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段1630(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1640(字节5)包括MOD字段1642、Reg字段1644、以及R/M字段1646。如先前所述的，MOD字段1642的内容将存储器访问和非存储器访问操作区分开。Reg字段1644的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1646的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段1550的内容用于存储器地址生成。SIB.xxx 1654和SIB.bbb 1656－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1562A(字节7-10)－当MOD字段1642包含10时，字节7-10是位移字段1562A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1562B(字节7)－当MOD字段1642包含01时，字节7是位移因数字段1562B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1562B是disp8的重新解释；当使用位移因数字段1562B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段1562B替代传统x86指令集8位位移。由此，位移因数字段1562B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数字段1572如先前所述地操作。

完整操作码字段

图16B是示出根据本发明的实施例的构成完整操作码字段1574的具有专用向量友好指令格式1600的字段的框图。具体地，完整操作码字段1574包括格式字段1540、基础操作字段1542、以及数据元素宽度(W)字段1564。基础操作字段1542包括前缀编码字段1625、操作码映射字段1615以及实操作码字段1630。

寄存器索引字段

图16C是示出根据本发明的一个实施例的构成寄存器索引字段1544的具有专用向量友好指令格式1600的字段的框图。具体地，寄存器索引字段1544包括REX字段1605、REX’字段1610、MODR/M.reg字段1644、MODR/M.r/m字段1646、VVVV字段1620、xxx字段1654以及bbb字段1656。

扩充操作字段

图16D是示出根据本发明的一个实施例的构成扩充操作字段1550的具有专用向量友好指令格式1600的字段的框图。当类(U)字段1568包含0时，它表明EVEX.U0(A类1568A)；当它包含1时，它表明EVEX.U1(B类1568B)。当U＝0且MOD字段1642包含11(表明无存储器访问操作)时，α字段1552(EVEX字节3，位[7]–EH)被解释为rs字段1552A。当rs字段1552A包含1(舍入1,552A.1)时，β字段1554(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1554A。舍入控制字段1554A包括一位SAE字段1556和两位舍入操作字段1558。当rs字段1552A包含0(数据变换1552A.2)时，β字段1554(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1554B。当U＝0且MOD字段1642包含00、01或10(表明存储器访问操作)时，α字段1552(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1552B且β字段1554(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1554C。

当U＝1时，α字段1552(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1552C。当U＝1且MOD字段1642包含11(表明无存储器访问操作)时，β字段1554的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1557A；当它包含1(舍入1557A.1)时，β字段1554的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1559A，而当RL字段1557A包含0(VSIZE1557.A2)时，β字段1554的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1559B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1642包含00、01或10(表明存储器访问操作)时，β字段1554(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1559B(EVEX字节3，位[6-5]–L_1-0)和广播字段1557B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图17是根据本发明的一个实施例的寄存器架构1700的框图。在所示出的实施例中，有32个512位宽的向量寄存器1710；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1600对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段1559B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段1559B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1600的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1715－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1715的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器1725——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)1745，在其上面重叠了MMX紧缩整数平坦寄存器组1750——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和无序核框图

图18A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图18B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图18A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。

在图18A中，处理器流水线1800包括取出级1802、长度解码级1804、解码级1806、分配级1808、重命名级1810、调度(也称为分派或发布)级1812、寄存器读取/存储器读取级1814、执行级1816、写回/存储器写入级1818、异常处理级1822和提交级1824。

图18B示出处理器核1890，该核1890包括耦合到执行引擎单元1850的前端单元1830，并且两者耦合到存储器单元1870。核1890可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或其他核类型。作为又一选项，核1890可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、或图形核等等。

前端单元1830包括耦合到指令高速缓存单元1834的分支预测单元1832，该指令高速缓存单元耦合到指令转换后备缓冲器(TLB)1836，该指令转换后备缓冲器耦合到指令取出单元1838，指令取出单元耦合到解码单元1840。解码单元1840(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1840可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1890包括(例如，在解码单元1840中或否则在前端单元1830内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元1840耦合至执行引擎单元1850中的重命名/分配器单元1852。

执行引擎单元1850包括重命名/分配器单元1852，该重命名/分配器单元耦合至引退单元1854和一个或多个调度器单元1856的集合。调度器单元1856表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元1856耦合到物理寄存器组单元1858。每个物理寄存器组单元1858表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元1858包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元1858与引退单元1854重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元1854和物理寄存器组单元1858耦合至执行群集1860。执行群集1860包括一个或多个执行单元1862的集合以及一个或多个存储器访问单元1864的集合。执行单元1862可执行多种操作(包括：移位、加法、减法、乘法)并可在多种数据类型(诸如、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)上执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其它实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元1856、物理寄存器组单元1858和执行群集1860被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/紧缩整型/紧缩浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元1864的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元1864的集合耦合到存储器单元1870，该存储器单元包括耦合到数据高速缓存单元1874的数据TLB单元1872，其中数据缓存单元耦合到二级(L2)高速缓存单元1876。在一个示例性实施例中，存储器访问单元1864可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1870中的数据TLB单元1872。指令高速缓存单元1834还耦合到存储器单元1870中的第二级(L2)高速缓存单元1876。L2高速缓存单元1876耦合至一个或多个其他级别的高速缓存，并最终耦合至主存储器。

作为示例，示例性的寄存器重命名无序发布/执行核架构可以如下所述地实现流水线1800：1)指令取出1838执行取出和长度解码级1802和1804；2)解码单元1840执行解码级1806；3)重命名/分配器单元1852执行分配级1808和重命名级1810；4)调度器单元1856执行调度级1812；5)物理寄存器组单元1858和存储器单元1870执行寄存器读取/存储器读取级1814；执行群集1860执行执行级1816；6)存储器单元1870和物理寄存器组单元1858执行写回/存储器写入级1818；7)在异常处理级1822中可牵涉到各单元；以及8)引退单元1854和物理寄存器组单元1858执行提交级1824。

核1890可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1890包括用于支持紧缩数据指令集扩展(例如SSE、AVX1、AVX2等等)的逻辑，由此允许许多多媒体应用所使用的操作利用紧缩数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元1834/1874以及共享L2高速缓存单元1876，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图19A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。

图19A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络1902的连接及其二级(L2)高速缓存的本地子集1904的框图。在一个实施例中，指令解码器1900支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1906允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1908和向量单元1910使用分开的寄存器集合(分别为标量寄存器1912和向量寄存器1914)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1906读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1904是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存1904的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1904中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集1904中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图19B是根据本发明的各实施例的图19A中的处理器核的一部分的展开图。图19B包括L1高速缓存1904的L1数据高速缓存1906A部分，以及关于向量单元1910和向量寄存器1914的更多细节。具体地说，向量单元1910是16宽向量处理单元(VPU)(见16宽ALU 828)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1920支持对寄存器输入的混合、通过数值转换单元1922A-B支持数值转换、并通过复制单元1924支持对存储器输入的复制。写掩码寄存器1926允许断言所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图20是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器2000的框图。图20中的实线框示出具有单个核2002A、系统代理2010、一个或多个总线控制器单元2016的集合的处理器2000，而虚线框的可选附加示出具有多个核2002A-N、系统代理单元2010中的一个或多个集成存储器控制器单元2014的集合以及专用逻辑2008的替代处理器2000。

因此，处理器2000的不同实现可包括：1)CPU，其中专用逻辑2008是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核2002A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核2002A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核2002A-N是多个通用有序核。因此，处理器2000可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器2000可以是一个或多个基板的一部分，和/或使用多种工艺技术(诸如，BiCMOS、CMOS、或NMOS)中的任意技术被实现在一个或多个基板上。

存储器层级包括核内的一个或多个高速缓存级、一个或多个共享高速缓存单元2006的集合、以及耦合至该组集成存储器控制器单元2014的外部存储器(未示出)。共享高速缓存单元2006的集合可包括一个或多个中级高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上的组合。尽管在一个实施例中，基于环的互连单元2012将集成图形逻辑2008、共享高速缓存单元2006的集合以及系统代理单元2010/集成存储器控制器单元2014互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元2006和核2002-A-N之间的一致性(coherency)。

在一些实施例中，一个或多个核2002A-N能够实现多线程。系统代理2010包括协调和操作核2002A-N的那些组件。系统代理单元2010可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核2002A-N以及集成图形逻辑2008的功率状态进行调节所需的逻辑和组件，或可包括这些逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核2002A-N在架构指令集方面可以是同构的或异构的；即，这些核2002A-N中的两个或更多个核可能能够执行相同的指令集，而其它核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图21-24是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其它电子设备的其它系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。

现在参考图21，所示出的是根据本发明一个实施例的系统2100的框图。系统2100可以包括一个或多个处理器2110、2115，这些处理器耦合到控制器中枢2120。在一个实施例中，控制器中枢2120包括图形存储器控制器中枢(GMCH)2190和输入/输出中枢(IOH)2150(其可以在分开的芯片上)；GMCH 2190包括存储器和图形控制器，存储器2140和协处理器2145耦合到该存储器和图形控制器；IOH 2150将输入/输出(I/O)设备2160耦合到GMCH2190。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器2140和协处理器2145直接耦合到处理器1210以及控制器中枢2120，控制器中枢2120与IOH 2150处于单个芯片中。

附加的处理器2115的任选性在图21中通过虚线来表示。每一处理器2110、2115可包括本文中描述的处理核中的一个或多个，并且可以是处理器2000的某一版本。

存储器2140可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢2120经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接2195与处理器2110、2115进行通信。

在一个实施例中，协处理器2145是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢2120可以包括集成图形加速器。

在物理资源2110、2115之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器2110执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器2110将这些协处理器指令识别为应当由附连的协处理器2145执行的类型。因此，处理器2110在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器2145。协处理器2145接受并执行所接收的协处理器指令。

现在参考图22，所示为根据本发明的一实施例的更具体的第一示例性系统2200的框图。如图22所示，多处理器系统2200是点对点互连系统，且包括经由点对点互连2250耦合的第一处理器2270和第二处理器2280。处理器2270和2280中的每一个都可以是处理器2000的某一版本。在本发明的一个实施例中，处理器2270和2280分别是处理器2110和2115，而协处理器2238是协处理器2145。在另一实施例中，处理器2270和2280分别是处理器2110和协处理器2145。

处理器2270和2280被示为分别包括集成存储器控制器(IMC)单元2272和2282。处理器2270还包括作为其总线控制器单元的一部分的点对点(P-P)接口2276和2278；类似地，第二处理器2280包括点对点接口2286和2288。处理器2270、2280可以使用点对点(P-P)接口电路2278、2288经由P-P接口2250来交换信息。如图22所示，IMC 2272和2282将处理器耦合到相应的存储器，即存储器2232和存储器2234，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器2270、2280可各自经由使用点对点接口电路2276、2294、2286、2298的各个P-P接口2252、2254与芯片组2290交换信息。芯片组2290可以可选地经由高性能接口2239与协处理器2238交换信息。在一个实施例中，协处理器2238是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在两个处理器的外部但经由P-P互连与这些处理器连接，从而如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在该共享的高速缓存中。

芯片组2290可经由接口2296耦合至第一总线2216。在一个实施例中，第一总线2216可以是外围组件互连(PCI)总线或诸如PCI高速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。

如图22所示，各种I/O设备2214可连同总线桥2218一起耦合到第一总线2216，总线桥2218将第一总线2216耦合到第二总线2220。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2215耦合到第一总线2216。在一个实施例中，第二总线2220可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线2220，在一个实施例中这些设备包括例如键盘/鼠标2222、通信设备2227以及诸如可包括指令/代码和数据2230的盘驱动器或其它大容量存储设备的存储单元2228。此外，音频I/O 2224可以被耦合至第二总线2220。注意，其它架构是可能的。例如，代替图22的点对点架构，系统可以实现多分支总线或其它这类架构。

现在参考图23，所示为根据本发明的实施例的更具体的第二示例性系统2300的框图。图22和图23中的相同部件用相同附图标记表示，并从图23中省去了图22中的某些方面，以避免使图23的其它方面变得模糊。

图23示出处理器2270、2280可分别包括集成存储器和I/O控制逻辑(“CL”)2272和2282。因此，CL 2272、2282包括集成存储器控制器单元并包括I/O控制逻辑。图23示出：不仅存储器2232、2234耦合至CL 2272、2282，I/O设备2314也耦合至控制逻辑2272、2282。传统I/O设备2315被耦合至芯片组2290。

现在参照图24，所示出的是根据本发明一个实施例的SoC 2400的框图。图20中的相似组件具有相同的标号。另外，虚线框是更先进的SoC的可选特征。在图24中，互连单元2402被耦合至：应用处理器2410，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元2006；系统代理单元2010；总线控制器单元2016；集成存储器控制器单元2014；一组或一个或多个协处理器2420，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2430；直接存储器存取(DMA)单元2432；以及用于耦合至一个或多个外部显示器的显示单元2440。在一个实施例中，协处理器2420包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图22中示出的代码2230)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图25是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图25示出：采用高级语言2502的程序可使用x86编译器2504来编译以生成x86二进制代码2506，该二进制代码可由具有至少一个x86指令集核的处理器2516原生地执行。具有至少一个x86指令集核的处理器2516表示任何处理器，这些处理器能通过兼容地执行或以其它方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器2504表示用于生成x86二进制代码2506(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2516上执行。类似地，图25示出可以使用替代的指令集编译器2508来编译利用高级语言2502的程序，以生成可以由不具有至少一个x86指令集核的处理器2514(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码2510。指令转换器2512被用来将x86二进制代码2506转换成可以由不具有x86指令集核的处理器2514原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码2510相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器2512通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码2506的软件、固件、硬件或其组合。

针对图3-4中的任一个所描述的组件、特征、以及细节还可任选地用于图1-2中的任一个中。针对图6-13中的任一个所描述的组件、特征、以及细节还可任选地用于图1或5中的任一个中。此外，本文中针对任一装置所描述的组件、特征、以及细节还可任选地用于和/或应用于本文中所描述的在实施例中可由这种装置和/或使用这种装置执行的任一方法中。本文所述的任一个处理器可以包括在本文所公开的计算机系统或其它系统的任一个中。在一些实施例中，指令可以具有本文所公开的指令格式的特征或细节，但是这并非是必需的。

在该描述和权利要求中，可能使用了术语“耦合”和/或“连接”、及其派生词。这些术语不旨在互为同义词。相反，在具体实施例中，“连接的”用于指示两个或更多元件彼此直接物理或电接触。“耦合”可表示两个或更多个元件彼此直接物理和/或电气接触。然而，“耦合的”也可表示两个或更多个元件并未彼此直接接触，但是仍然彼此协作、彼此作用。例如，执行单元可通过一个或多个中间组件与寄存器和/或解码单元耦合。在附图中，箭头用于示出连接和耦合。

术语“和/或”可能已被使用。如本文中所使用的，术语“和/或”意指一个或其他或两者(例如，A和/或B意指A或B或者A和B两者)。

在以上描述中，为了提供对实施例的透彻理解阐述了具体的细节。然而，在没有这些具体细节中的部分的情况下，可实践其他实施例。本发明的范围不是由所提供的具体示例确定，而是仅由所附权利要求确定。在其它实例中，以方框图形式和/或未以细节地示出了公知的电路、结构、设备和操作以避免使说明书的理解变得晦涩。在认为适宜之处，附图标记或附图标记的结尾部分在诸附图当中被重复以指示可选地具有类似特性或相同特征的对应或类似的要素，除非以其他方式来指定或显而易见。

特定操作可由硬件组件执行，或者可以机器可执行或电路可执行指令体现，这些操作可用于使得和/或者导致机器、电路、或硬件组件(例如，处理器、处理器的一部分、电路等)通过执行操作的指令来编程。这些操作还可任选地由硬件和软件的组合执行。处理器、机器、电路、或硬件可包括可操作用于执行和/或处理指令且响应于该指令存储结果的专用或特定电路或者其他逻辑(例如，可能与固件和/或软件组合的硬件)。

某些实施例包括制品(例如，计算机程序产品)，所述制品包括机器可读介质。该介质可包括以机器可读的形式提供(例如，存储)信息的机制。机器可读介质可提供指令或指令顺序或者在其上存储了指令或者令顺序，该指令如果由机器执行和/或在由机器执行时可操作用于使机器执行和/或导致机器执行本文中所公开的一种或多种操作、方法、或技术。机器可读介质可以存储或以其它方式提供本文中所公开的指令的一个或多个实施例。

在某些实施例中，机器可读介质可包括有形的和/或无形的机器可读存储介质。例如，有形的和/或无形的机器可读存储介质可包括软盘、光存储介质、光盘、光学数据存储设备、CD-ROM、磁盘、磁光盘、只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、闪存、相变化存储器、相变化数据存储材料、非易失性存储器、非易失性数据存储设备、非瞬时存储器、或非瞬时数据存储设备等。非瞬态机器可读存储介质不由瞬态传播的信号组成。

合适机器的示例包括但不限于，通用处理器、专用处理器、指令处理装置、数字逻辑电路、集成电路等。合适的机器的又一些示例包括包含处理器、指令处理装置、数字逻辑电路或集成电路的计算设备或其他电子设备。这样的计算设备和电子设备的示例包括但不限于台式机、膝上型计算机、笔记本电脑、平板计算机、上网本、智能电话、蜂窝电话、服务器、网络设备(例如，路由器和交换机)、移动网络设备(MID)、媒体播放器、智能电视、迷你桌上型设备、机顶盒和视频游戏控制器。

例如，贯穿本说明书对“一个实施例”、“实施例”、“一个或多个实施例”、“一些实施例”的引用指示特定特征可被包括在本发明的实践中，但是不一定需要这样。类似地，在该描述中，出于流线型化本公开和辅助对各个发明性方面的理解的目的，各种特征有时被一起归组在单一实施例、附图、及其描述中。然而，该公开方法不应被解释成反映本发明需要比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求反映的，发明性方面在于少于单一公开的实施例的所有特征。因此，所附权利要求因此被明确纳入该说明书中，每一项权利要求独自作为本发明单独的实施例。

示例实施例

以下示例关于进一步的实施例。这些示例中的细节可以在一个或多个实施例的任何地方被使用。

示例1是包括多个紧缩数据寄存器以及用于解码指令的解码单元的处理器。该指令用于指示包括第一组至少四个数据元素的第一源紧缩数据，用于指示包括第二组至少四个数据元素的第二源紧缩数据，并且用于指示目的地存储位置。执行单元与紧缩数据寄存器和解码单元耦合。响应于该指令，执行单元用于将结果紧缩数据存储在目的地存储位置中。结果紧缩数据包括至少四个索引。索引用于标识第一和第二源紧缩数据中的相应数据元素位置。索引被存储在结果紧缩数据中的表示第一和第二源紧缩数据的相应数据元素的经排序次序的位置中。

示例2包括示例1的处理器，其中执行单元用于存储结果紧缩数据，在结果紧缩数据中，每个索引用于标识第一和第二源紧缩数据的每一个中的相应数据元素位置。而且，其中响应于该指令，执行单元用于存储具有至少四个掩码元素的结果掩码，其中每个掩码元素对应于索引中的不同一个。而且，其中每个掩码元素用于指示相应索引的数据元素位置在第一源紧缩数据还是第二源紧缩数据中。

示例3包括示例2的处理器，还包括用于存储结果掩码的掩码寄存器。该指令被包括在指令集中，该指令集包括能够指示结果掩码作为操作数以便断言紧缩数据操作的第二指令。

示例4包括示例1的处理器，其中执行单元用于存储结果紧缩数据，在结果紧缩数据中，每个索引用于标识第一和第二源紧缩数据之一中的相应单个数据元素。

示例5包括示例1至4中任一项的处理器，其中响应于该指令，该执行单元用于将第二结果紧缩数据存储在由该指令指示的第二目的地存储位置中。第二结果紧缩数据用于包括来自第一和第二源紧缩数据的数据元素，该数据元素对应于存储在第二结果紧缩数据的反映经排序次序的位置中的索引。

示例6包括示例1至4中任一项所述的处理器，其中解码单元用于解码指令，该指令用于指示具有针对该指令被假定为处于经排序次序的至少四个数据元素的第一源紧缩数据，并且用于指示具有针对该指令被假定为处于经排序次序的至少四个数据元素的第二源紧缩数据。

示例7包括示例1至4中任一项所述的处理器，其中解码单元用于解码指令，该指令用于指示具有针对该指令未被假定为处于经排序次序的至少四个数据元素的第一源紧缩数据，并且用于指示具有针对该指令未被假定为处于经排序次序的至少四个数据元素的第二源紧缩数据。

示例8包括示例1至4中任一项所述的处理器，其中执行单元用于存储结果紧缩数据，在结果紧缩数据中，索引被存储在表示包括第一和第二源紧缩数据的所有数据元素的最小一半的相应数据元素的经排序次序的位置中。

示例9包括示例1至4中任一项所述的处理器，其中执行单元用于存储结果紧缩数据，在结果紧缩数据中，索引被存储在表示包括第一和第二源紧缩数据的所有数据元素的最大一半的相应数据元素的经排序次序的位置中。

示例10包括示例1至4中任一项所述的处理器，其中解码单元用于解码指令，该指令用于指示包括各自具有32位或64位的至少八个数据元素的第一源紧缩数据。

示例11是处理器中的方法，包括接收指令。该指令指示包括第一组至少四个数据元素的第一源紧缩数据，指示包括第二组至少四个数据元素的第二源紧缩数据，且指示目的地存储位置。响应于指令，将结果紧缩数据存储在目的地存储位置中。结果紧缩数据可包括至少四个索引。索引用于标识第一和第二源紧缩数据中的相应数据元素位置。索引存储在结果紧缩数据中表示第一和第二源紧缩数据中相应数据元素的排序次序的位置中。

示例12包括示例11的方法，其中接收包括接收指示具有处于经排序次序的至少四个数据元素的第一源紧缩数据的指令。

示例13包括示例11至12中任一项所述的方法，其中存储结果紧缩数据包括存储结果紧缩数据，在结果紧缩数据中，索引的每一个标识在第一和第二也就是说之一中的相应单个数据元素。

示例14是包括多个紧缩数据寄存器以及用于解码指令的解码单元的处理器。该指令用于指示包括未处于经排序次序的至少四个数据元素的源紧缩数据并且用于指示目的地存储位置。执行单元与紧缩数据寄存器和解码单元耦合。响应于该指令，执行单元用于将结果紧缩数据存储在目的地存储位置中。结果紧缩数据包括至少四个索引。索引用于标识源紧缩数据中的相应数据元素。索引被存储在结果紧缩数据中表示源紧缩数据中相应数据元素的经排序次序的位置中。

示例15包括示例14的处理器，其中响应于该指令，执行单元用于将第二结果紧缩数据存储在由该指令指示的第二目的地存储位置中，第二结果紧缩数据包括存储在第二结果紧缩数据的反映经排序次序的位置中的相应数据元素。

示例16包括示例14至15中任一项所述的处理器，其中结果紧缩数据用于包括对应于源紧缩数据中所有数据元素的索引。

示例17包括示例14至15中任一项所述的处理器，其中解码单元用于解码指令，该指令用于指示包括各自具有32位或64位的至少八个数据元素的源紧缩数据。

示例18是处理器中的方法，包括接收指令，该指令指示包括未处于经排序次序的至少四个数据元素的源紧缩数据并且指示目的地存储位置。响应于指令，将结果紧缩数据存储在目的地存储位置中。结果紧缩数据可包括至少四个索引。索引用于标识源紧缩数据中的相应数据元素。索引被存储在结果紧缩数据中的表示源紧缩数据中相应数据元素的经排序次序的位置中。

示例19包括示例18的方法，还包括将第二结果紧缩数据存储在由该指令指示的第二目的地存储位置中，第二结果紧缩数据包括存储在反映经排序次序的位置中的相应数据元素。

示例20包括示例18至19中任一项所述的方法，其中接收包括接收指示具有各自有32位或64位的至少八个数据元素的源紧缩数据的指令，并且存储包括存储包括与源紧缩数据中所有数据元素对应的索引的结果紧缩数据。

示例21是处理指令的系统，该系统包括互连和与该互连耦合的处理器。该处理器用于接收指令，该指令用于指示包括第一组至少四个数据元素的第一源紧缩数据，用于指示包括第二组至少四个数据元素的第二源紧缩数据，并且用于指示目的地寄存器。响应于该指令，处理器用于将结果紧缩数据存储在目的地寄存器中。结果紧缩数据包括至少四个索引。索引用于标识第一和第二源紧缩数据中的相应数据元素位置。索引被存储在结果紧缩数据中的表示第一和第二源紧缩数据的相应数据元素的经排序次序的位置中。与所述互连耦合的动态随机存取存储器(DRAM)。DRAM可任选地存储用于使用结果紧缩数据的索引对数据排序的算法。

示例22包括示例21的系统，其中处理器用于存储结果紧缩数据，在结果紧缩数据中，每个索引用于标识第一和第二源紧缩数据之一中的相应单个数据元素。

示例23是包括非瞬态机器可读存储介质的制品，非瞬态机器可读存储介质用于存储指令。该指令用于指示包括第一组至少四个数据元素的第一源紧缩数据，用于指示包括第二组至少四个数据元素的第二源紧缩数据，并且用于指示目的地存储位置。如果由机器执行，该指令用于使该机器执行操作，包括响应于该指令，将结果紧缩数据存储在目的地存储位置中。结果紧缩数据可包括至少四个索引。索引用于标识第一和第二源紧缩数据中的相应数据元素位置。索引存储在结果紧缩数据中表示第一和第二源紧缩数据中相应数据元素的排序次序的位置中。

示例24包括示例23的制品，其中该指令指示具有处于经排序次序的至少四个数据元素的第一源紧缩数据。

示例25是包括用于执行示例11-13中的任一项的方法的装置的处理器或其它装置。

示例26是包括用于执行示例11-13中任一项的方法的模块、单元、逻辑、电路、装置或其组合的处理器或其它装置。

示例27是包括机器可读介质的制品，该机器可读介质可任选地是非瞬态机器可读存储介质，该机器可读介质提供指令，如果和/或当被处理器、计算机、系统或其它机器执行时，该指令可操作用于使机器执行示例11-13中任一项的方法。

示例28是计算机系统或其它电子设备，包括互连；与该互连耦合的处理器；以及与该互连耦合的至少一个组件，该至少一个组件是从动态随机存取存储器(DRAM)、图形芯片、无线通信芯片、相变储存器以及视频相机中选择的，该计算机系统或其它电子设备可操作用于执行示例11-13中任一项的方法。

示例29是包括用于执行示例18-20中的任一项的方法的装置的处理器或其它装置。

示例30是包括用于执行示例18-20中任一项的方法的模块、单元、逻辑、电路、装置或其组合的处理器或其它装置。

示例31是包括机器可读介质的制品，该机器可读介质可任选地是非瞬态机器可读存储介质，该机器可读介质提供指令，如果和/或当被处理器、计算机、系统或其它机器执行时，该指令可操作用于使机器执行示例18-20中任一项的方法。

示例32是计算机系统或其它电子设备，包括互连；与该互连耦合的处理器；以及与该互连耦合的至少一个组件，该至少一个组件是从动态随机存取存储器(DRAM)、图形芯片、无线通信芯片、相变储存器以及视频相机中选择的，该计算机系统或其它电子设备可操作用于执行示例18-20中任一项的方法。

示例33是可操作用于执行基本上如本文所述的一个或多个操作或任何方法的处理器或其它装置。

示例34是包括用于执行基本上如本文所述的一个或多个操作或任何方法的装置的处理器或其它装置。

示例35是用于执行基本上如本文所述的指令中任一个的处理器或其它装置。

示例36是包括用于执行基本上如本文所述的指令中任一个的装置的处理器或其它装置。

示例37包括一种方法，该方法包括将可以是基本上如本文所公开的指令中任一个并且可以属于第一指令集的第一指令转换成第二指令集的一个或多个指令。该方法还包括在处理器上解码并执行第二指令集的该一个或多个指令。执行包括将结果存储在目的地。该结果可以包括基本上本文中针对第一指令所公开的结果中的任一个。

示例38包括处理器或其它装置，包括可操作用于解码第一指令集的指令的解码单元。该解码单元用于接收仿真第一指令的一个或多个指令，该第一指令可以是基本上如本文所公开的指令中的任一个并且可以属于第一指令集。处理器或其它装置还包括与解码单元耦合的一个或多个执行单元，用于执行第一指令集的一个或多个指令。一个或多个执行单元响应于第一指令集的一个或多个指令，可操作用于将结果存储在目的地。该结果可以包括基本上本文中针对第一指令所公开的结果中的任一个。

示例39包括计算机系统或其它电子设备，包括具有可操作用于解码第一指令集的指令的解码单元并具有一个或多个执行单元的处理器。计算机系统还包括与处理器耦合的存储设备。该存储设备用于存储第一指令，该第一指令可以是基本上如本文所公开的指令中的任一个并且可以属于第一指令集。存储设备还用于存储用于将第一指令转换成第一指令集的一个或多个指令的指令。当由处理器执行时，第一指令集的一个或多个指令可操作用于使处理器将结果存储在目的地。该结果可以包括基本上本文中针对第一指令所公开的结果中的任一个。

Claims

1.一种处理器，包括：

多个紧缩数据寄存器；

解码单元，用于解码指令，所述指令用于指示包括第一组至少四个数据元素的第一源紧缩数据，用于指示包括第二组至少四个数据元素的第二源紧缩数据，并且用于指示目的地存储位置；

执行单元，与所述紧缩数据寄存器和所述解码单元耦合，所述执行单元响应于所述指令用于：将结果紧缩数据存储在所述目的地存储位置；以及存储具有至少四个掩码元素的结果掩码，

所述结果紧缩数据包括至少四个索引，

所述索引中的每个索引用于标识所述第一源紧缩数据和所述第二源紧缩数据中的每个源紧缩数据中的相应数据元素位置，其中，每个掩码元素对应于所述索引中的不同的一个索引，并且其中，每个掩码元素用于指示相应索引的数据元素位置在所述第一源紧缩数据中还是在所述第二源紧缩数据中，并且

所述索引被存储在所述结果紧缩数据中的表示所述第一源紧缩数据和所述第二源紧缩数据中的相应数据元素的经排序的次序的位置中。

2.如权利要求1所述的处理器，还包括掩码寄存器，用于存储所述结果掩码，并且其中所述指令被包括在包括第二指令的指令集中，所述第二指令能够指示所述结果掩码作为断言操作数以便断言紧缩数据操作。

3.如权利要求1至2中任一项所述的处理器，其中所述执行单元响应于所述指令，用于将第二结果紧缩数据存储在由所述指令指示的第二目的地存储位置中，所述第二结果紧缩数据包括来自所述第一源紧缩数据和所述第二源紧缩数据的、与所述索引和索引的相应的掩码元素相对应的相应数据元素，所述相应数据元素存储在所述第二结果紧缩数据的反映经排序的次序的位置中。

4.如权利要求1至2中任一项所述的处理器，其中所述解码单元用于解码用于指示具有针对所述指令被假定为处于经排序次序的至少四个数据元素的所述第一源紧缩数据并且用于指示具有针对所述指令被假定为处于经排序次序的至少四个数据元素的所述第二源紧缩数据的所述指令。

5.如权利要求1至2中任一项所述的处理器，其中所述解码单元用于解码用于指示具有针对所述指令未被假定为处于经排序次序的至少四个数据元素的所述第一源紧缩数据并且用于指示具有针对所述指令未被假定为处于经排序次序的至少四个数据元素的所述第二源紧缩数据的所述指令。

6.如权利要求1至2中任一项所述的处理器，其中所述执行单元用于存储所述结果紧缩数据，在所述结果紧缩数据中，所述索引被存储在表示包括所述第一源紧缩数据和所述第二源紧缩数据的所有数据元素的最小一半的相应数据元素的经排序次序的位置中。

7.如权利要求1至2中任一项所述的处理器，其中所述执行单元用于存储所述结果紧缩数据，在所述结果紧缩数据中，所述索引被存储在表示包括所述第一源紧缩数据和所述第二源紧缩数据的所有数据元素的最大一半的相应数据元素的经排序次序的位置中。

8.如权利要求1至2中任一项所述的处理器，其中所述解码单元用于解码所述指令，所述指令用于指示包括各自具有32位和64位之一的至少八个数据元素的所述第一源紧缩数据。

9.一种在处理器中的方法，包括：

接收指令，所述指令指示包括第一组至少四个数据元素的第一源紧缩数据，指示包括第二组至少四个数据元素的第二源紧缩数据，且指示目的地存储位置；

响应于所述指令，将结果掩码存储在所述处理器的存储位置中，所述结果掩码具有至少四个掩码元素；以及

响应于所述指令，将结果紧缩数据存储在所述目的地存储位置中，所述结果紧缩数据包括至少四个索引，

所述索引中的每个索引标识所述第一源紧缩数据和所述第二源紧缩数据中的每个源紧缩数据中的相应数据元素位置，其中，每个掩码元素对应于所述索引中的不同的一个索引，并且其中，每个掩码元素指示相应索引的相应数据元素位置在所述第一源紧缩数据中还是在所述第二源紧缩数据中，并且

所述索引被存储在所述结果紧缩数据中表示所述第一源紧缩数据和所述第二源紧缩数据中相应数据元素的经排序次序的位置中。

10.如权利要求9所述的方法，其中接收包括接收指示具有处于经排序次序的所述至少四个数据元素的所述第一源紧缩数据的所述指令。

11.一种提供指令的非瞬态机器可读存储介质，如果由机器执行，所述指令可操作用于使所述机器执行如权利要求9-10中任一项所述的方法。

12.一种处理器，包括用于执行权利要求9-10中的任一项所述的方法的装置。

13.一种处理器，包括：

多个紧缩数据寄存器；

解码单元，用于解码指令，所述指令用于指示包括第一组至少四个数据元素的第一源紧缩数据，用于指示包括第二组至少四个数据元素的第二源紧缩数据，并且用于指示目的地存储位置；以及

执行单元，与所述紧缩数据寄存器和所述解码单元耦合，所述执行单元响应于所述指令用于将结果紧缩数据存储在所述目的地存储位置，

所述结果紧缩数据包括至少四个索引，

所述索引用于标识所述第一源紧缩数据和所述第二源紧缩数据中的相应数据元素，并且

所述索引被存储在所述结果紧缩数据中的表示所述第一源紧缩数据和所述第二源紧缩数据中相应数据元素的经排序次序的位置中，并且

其中，对所述指令隐含的是，所述第一组至少四个数据元素当在所述第一源紧缩数据中时是被排序的，所述第二组至少四个数据元素当在所述第二源紧缩数据中时是被排序的，以使所述结果紧缩数据元素是正确的，

其中，所述执行单元用于存储所述结果紧缩数据，其中，所述索引中的每个索引用于标识所述第一源紧缩数据和所述第二源紧缩数据中的每个源紧缩数据中的相应数据元素位置，并且其中，所述执行单元响应于所述指令，用于存储具有至少四个掩码元素的结果掩码，其中，每个掩码元素对应于所述索引中的不同的一个索引，并且其中，每个掩码元素用于指示相应索引的数据元素位置在所述第一源紧缩数据中还是在所述第二源紧缩数据中。

14.如权利要求13所述的处理器，其中所述解码单元用于解码所述指令，所述指令用于指示包括各自具有32位和64位之一的至少八个数据元素的所述第一源紧缩数据和所述第二源紧缩数据。

15.一种在处理器中的方法，包括：

接收指令，所述指令指示包括第一组至少四个数据元素的第一源紧缩数据，指示包括第二组至少四个数据元素的第二源紧缩数据，并且指示目的地存储位置；以及

所述索引标识所述源紧缩数据中的相应数据元素，并且

所述方法进一步包括：

存储所述结果紧缩数据，其中，所述索引中的每个索引用于标识所述第一源紧缩数据和所述第二源紧缩数据中的每个源紧缩数据中的相应数据元素位置；以及

响应于所述指令，存储具有至少四个掩码元素的结果掩码，其中，每个掩码元素对应于所述索引中的不同的一个索引，并且其中，每个掩码元素用于指示相应索引的数据元素位置在所述第一源紧缩数据中还是在所述第二源紧缩数据中。

16.一种提供指令的非瞬态机器可读存储介质，如果由机器执行，所述指令可操作用于使所述机器执行如权利要求15所述的方法。

17.一种处理器，包括用于执行权利要求15所述的方法的装置。

18.一种处理指令的系统，包括：

互连；

处理器，与所述互连耦合，所述处理器用于接收指令，所述指令用于指示包括第一组至少四个数据元素的第一源紧缩数据，用于指示包括第二组至少四个数据元素的第二源紧缩数据，并且用于指示目的地寄存器，所述处理器响应于所述指令，用于：将结果紧缩数据存储在所述目的地寄存器中；以及存储具有指示四个掩码元素的结果掩码，

所述结果紧缩数据包括至少四个索引，

所述索引中的每个索引用于标识所述第一源紧缩数据和所述第二源紧缩数据中的每个源紧缩数据中的相应数据元素位置，其中，每个掩码元素对应于所述索引中的不同的一个索引，并且其中，每个掩码元素用于指示相应索引的相应数据元素位置在所述第一源紧缩数据中还是在所述第二源紧缩数据中，以及

所述索引被存储在所述结果紧缩数据中的表示所述第一源紧缩数据和所述第二源紧缩数据中的相应数据元素的经排序次序的位置中；以及

动态随机存取存储器DRAM，与所述互连耦合，所述DRAM用于存储使用所述结果紧缩数据的索引来对数据排序的算法。