CN104765698A - 一种高速缓冲存储器及路预测方法 - Google Patents
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Abstract
本发明公开了一种高速缓冲存储器及路预测方法，其中，高速缓冲存储器包括多路组相联的数据高速缓冲结构和路预测单元，该路预测单元包括标志记录缓冲器和路记录缓冲器；标志记录缓冲器用于保存写入数据高速缓冲的标志位；路记录缓冲器用于保存该标志位所在路的信息；内核指令根据标志位信息和标志位所在路的信息，确定对多路组相联的数据高速缓冲中的一路或多路数据高速缓冲进行读取操作。本发明通过记录标志位信息和路信息，可以减少无关路的标志位存储器和数据存储器的读取操作，从而有效降低功耗。
Description
技术领域
本发明涉及处理器技术领域，特别涉及一种高速缓冲存储器及路预测方法。
背景技术
目前嵌入式处理器在移动设备上得到了更为广泛的应用，而由于电池容量在短期内的大幅度提升是不容易实现的，这就要求嵌入式处理器在设计过程中不仅要考虑系统的性能，还要考虑系统的功耗。在嵌入式处理器中，高速缓冲(Cache)存储器作为提高处理器内核取指和存储速度的关键部件，占据了系统很大一部分功耗。因此，研究降低Cache功耗的方法具有重要意义。
以传统两路组相联数据高速缓冲的结构为例，如图1所示。每一路(Way0和Way 1)的结构都相同，主要由有效位(Valid)存储器、标志位(Tag)存储器和数据(Data)存储器组成。当处理器内核访问数据高速缓冲时，标志位存储器以内核指令的索引位(Index)作为地址读出相应的标志位，同时与内核指令的标志位进行比较，如果第i路读出的标志位与内核指令的标志位相等，则表示第i路命中，并将第i路读出的数据发送给处理器内核。如果全部比较结果都不相等，则表示没有命中，这时需要访问主存。为了达到处理器内核高速访问数据高速缓冲的目的，数据高速缓冲中每一路的标志位存储器和数据存储器的访问是并行进行的。
从两路组相联数据高速缓冲的工作原理可以看出，内核访问数据高速缓冲需要进行大量的标志位存储器和数据存储器的读取操作，在这个过程中消耗了许多功耗。如果能够减少不必要的标志位存储器和数据存存储器的读取操作，则可以有效降低数据高速缓冲的功耗。
在Emmett Witchel等人发表的文章《Direct Addressed Caches for ReducedPower Consumption》中提出一种将标志位检测结果保存到一个直接地址寄存器文件中，并通过软件的方式来使用该寄存器文件。如果该寄存器文件中的内容有效，则可以确定当前的高速缓冲访问与上一次的高速缓冲访问处于同一行，从而通过软件的方式直接访问高速缓冲中的数据存储器，消除不必要的标志位存储器访问。
在Jiongyao Ye等人发表的文章《A Variable Bitline Data Cache for LowPower Design》中针对数据高速缓冲访问中位宽较小的数据占据了绝大部分的特点，将数据存储器分为不同的子块，用于存储不同位宽的数据。当访问数据位宽较小时，其高位数据存储器子块将被关闭，以此来节省数据高速缓冲的功耗。
目前为了降低嵌入式处理器中寄存器堆的功耗，上述现有技术的缺点有：
(1)Emmett Witchel提出的方法需要对应用程序使用特殊的编译策略，可能会影响代码兼容性。
(2)Jiongyao Ye提出的方法虽然对处理器的性能没有影响，但是需要修改数据存储器的内部结构。
发明内容
本发明的目的在于提供一种能够降低组相联数据高速缓冲功耗的装置和方法。
为实现上述目的，一方面，本发明提供了一种高速缓冲存储器，高速缓冲存储器包括多路组相联的数据高速缓冲结构，以及与多路组相联的数据高速缓冲结构连接的路预测单元，而路预测单元包括标志记录缓冲器和路记录缓冲器；其中，标志记录缓冲器用于保存写入数据高速缓冲的标志位；路记录缓冲器用于保存该标志位所在路的信息；内核指令根据标志位信息和标志位所在路的信息，确定对多路组相联的数据高速缓冲中的一路或多路数据高速缓冲进行读取操作。
优选地，标志记录缓冲器和路记录缓冲器具体用于，
当内核指令的标志位写入到数据高速缓冲的标志位存储器时，如果标志记录缓冲器不包含该标志位，则将该标志位进行保存；同时，如果该指令要将标志位写入到多路组相联数据高速缓冲中的其中一路数据高速缓冲时，则将路记录缓冲器对应该路数据高速缓冲的相应比特位设置为第一电平；或
当内核指令的标志位写入到数据高速缓冲的标志位存储器时，如果标志记录缓冲器已经包含该内核指令的标志位，则标志记录缓冲器保持不变；同时，如果该内核指令所要写入到一路数据高速缓冲的信息与路记录缓冲器中的信息一致，则路记录缓冲器保持不变；如果该指令所要写入到一路数据高速缓冲的信息与路记录缓冲器中的信息不一致，则将路记录缓冲器对应该路数据高速缓冲的相应比特位设置为第一电平。
优选地，高速缓冲存储器还包括，与所述多路组相联的数据高速缓冲结构路数量相同的逻辑单元，该逻辑单元用于对原有的一路数据高速缓冲读取有效信号与路预测单元输出的该路数据高速缓冲的有效标志信号做逻辑与操作，生成该路数据高速缓冲新的读取有效信号；
当内核指令从多路组相联的数据高速缓冲中读取数据时，路预测单元将根据该内核指令的标志位查找所述标志记录缓冲器，如果标志记录缓冲器不包含该指令的标志位，则路预测单元输出的多路组相联的数据高速缓冲的有效标志信号都为第一电平，该内核指令需要对多路组相联数据高速缓冲同时执行读取操作；如果标志记录缓冲器包含该内核指令的标志位，同时，当路记录缓冲器对应所述多路组相联的数据高速缓冲中的一路数据高速缓冲的相应比特位为第一电平，则所述路预测单元输出的该路数据高速缓冲的有效标志信号为第一电平，所述内核指令只需要对该路数据高速缓冲执行读取操作；当路记录缓冲器对应所述多路组相联的数据高速缓冲中的多路数据高速缓冲的相应比特位为第一电平，则所述路预测单元输出的所述多路数据高速缓冲的有效标志信号都为第一电平，所述内核指令需要对所述多路数据高速缓冲执行读取操作。
另一方面，本发明提供了一种高速缓冲存储器的路预测方法，该方法包括：
保存写入数据高速缓冲的标志位，以及该标志位对应的路信息；
内核指令根据所述标志位信息和所述标志位对应的路信息，确定对多路组相联的数据高速缓冲中的一路或多路数据高速缓冲进行读取操作。本发明针对当内核指令的标志位只在组相联数据高速缓冲其中一路存在的情况，提出一种路预测数据高速缓冲的结构。该结构通过记录标志位信息和路信息，可以减少无关路的标志位存储器和数据存储器的读取操作，从而有效降低功耗。本发明不需要特殊的编译策略，也无需修改数据存储器的内部结构。
附图说明
图1为现有技术两路组相联数据高速缓冲的结构示意图；
图2为本发明实施例中读取两路组相联数据高速缓冲的示意图；
图3为本发明实施提供的一种高速缓冲存储器结构示意图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
处理器内核在访问组相联数据高速缓冲时，当内核指令的标志位只在组相联数据高速缓冲的其中一路存在时，对其他路的标志位存储器和数据存储器的读取操作都是不必要的。本发明实施例中读取两路组相联数据高速缓冲的过程如图2所示。
其中指令1(Instruction 1)的标志位为23比特十六进制数23`h040100，从图2中可以看到数据高速缓冲第1路(Way 1)的标志位存储器中不包含23`h040100，因此指令1对数据高速缓冲第1路的读取操作是不必要的。同理，指令2(Instruction 2)的标志位为23比特十六进制数23`h040201，数据高速缓冲第0路(Way 0)的标志位存储器中不包含23`h040201，因此指令2对数据高速缓冲第0路的读取操作是不必要的。而指令3的标志位为23比特十六进制数23`h040200，数据高速缓冲第0路和第1路的标志位存储器都包含23`h040200，因此指令3需要同时对数据高速缓冲第0路和第1路执行读取操作。
因此，如果在组相联数据高速缓冲中加入标志记录缓冲器和路记录缓冲器，通过保存标志位信息和对应的路信息，就可以对指令需要访问的路进行预测，减少无关路的标志位存储器和数据存储器的读取操作，从而有效降低功耗。
图3为本发明实施提供的一种高速缓冲存储器结构示意图。如图3所示，改进结构主要包括：路预测单元、与逻辑单元0和与逻辑单元1。其中所述路预测单元包括：标志记录缓冲器和路记录缓冲器。
所述标志记录缓冲器用于保存写入数据高速缓冲的标志位，所述路记录缓冲器用于保存该标志位所在数据高速缓冲的路信息。当一条指令的标志位写入到数据高速缓冲的标志位存储器时，如果所述标志记录缓冲器不包含该标志位，则将该标志位保存到所述标志记录缓冲器中。同时，如果该指令要将标志位写入到数据高速缓冲第0路(Way 0)，则将所述路记录缓冲器第0路的相应比特位设置为高电平。如果该指令要将标志位写入到数据高速缓冲第1路(Way 1)，则将所述路记录缓冲器第1路的相应比特位设置为高电平。当一条指令的标志位写入到数据高速缓冲的标志位存储器时，如果所述标志记录缓冲器已经包含该指令的标志位，则所述标志记录缓冲器保持不变。同时，如果该指令所要写入的一路数据高速缓冲信息与所述路记录缓冲器中的信息一致，则所述路记录缓冲器保持不变。如果该指令所要写入的路信息与所述路记录缓冲器中的信息不一致，则将所述路记录缓冲器所在路的相应比特位设置为高电平。
所述与逻辑单元0用于对原有数据高速缓冲第0路读取有效信号(Ren0)和路预测单元输出的第0路有效标志信号(Way0EnFlag)做逻辑与操作，生成新的数据高速缓冲第0路读取有效信号(Ren0New)。所述与逻辑单元1用于对原有数据高速缓冲第1路读取有效信号(Ren1)和路预测单元输出的第1路有效标志信号(Way1EnFlag)做逻辑与操作，生成新的数据高速缓冲第1路读取有效信号(Ren1New)。
当一条指令从两路组相联数据高速缓冲中读取数据时，所述路预测单元将根据该指令的标志位查找所述标志记录缓冲器。如果所述标志记录缓冲器不包含该指令的标志位，则所述路预测单元输出的第0路有效标志信号和第1路有效标志信号都为高电平。该指令需要对两路组相联数据高速缓冲的第0路和第1路同时执行读取操作。如果所述标志记录缓冲器包含该指令的标志位，同时，路记录缓冲器第0路中的相应比特位为高电平，路记录缓冲器第1路中的相应比特位为低电平，则所述路预测单元输出的第0路有效标志信号为高电平，第1路有效标志信号为低电平。该指令只需要对两路组相联数据高速缓冲的第0路执行读取操作，而不需要对两路组相联数据高速缓冲的第1路执行读取操作。如果所述标志记录缓冲器包含该指令的标志位，同时，路记录缓冲器第0路中的相应比特位为低电平，路记录缓冲器第1路中的相应比特位为高电平，则所述路预测单元输出的第0路有效标志信号为低电平，第1路有效标志信号为高电平。该指令只需要对两路组相联数据高速缓冲的第1路执行读取操作，而不需要对两路组相联数据高速缓冲的第0路执行读取操作。如果所述标志记录缓冲器包含该指令的标志位，同时，路记录缓冲器第0路和第1路中的相应比特位都为高电平，则所述路预测单元输出的第0路有效标志信号和第1路有效标志信号都为高电平。该指令需要对两路组相联数据高速缓冲的第0路和第1路同时执行读取操作。
下面通过讲解图3中的实施例，进一步描述本发明提出的一种降低高速缓冲功耗的路预测方法。
在应用程序执行前，所述标志记录缓冲器和所述路记录缓冲器的值全部清零。当第一条标志位为23比特十六进制数23`h040100的指令写入到两路组相联数据高速缓冲第0路标志位存储器时，由于所述标志记录缓冲器不包含23`h040100的标志位，所以所述标志记录缓冲器将保存该标志位。同时，由于该标志位将写入到两路组相联数据高速缓冲的第0路，所以将所述路记录缓冲器第0路的相应比特位设置为高电平。当第二条标志位为23比特十六进制数23`h040100的指令写入到两路组相联数据高速缓冲第0路标志位存储器时，由于所述标志记录缓冲器已经包含该标志位，所以所述标志记录缓冲器保持不变。同时，由于该指令的标志位将写入到两路组相联数据高速缓冲的第0路，这与所述路记录缓冲器中的信息一致，所以所述路记录缓冲器保持不变。
当第一条标志位为23比特十六进制数23`h040201的指令写入到两路组相联数据高速缓冲第1路标志位存储器时，由于所述标志记录缓冲器不包含23`h040201的标志位，所以所述标志记录缓冲器将保存该标志位。同时，由于该标志位将写入到两路组相联数据高速缓冲的第1路，所以将所述路记录缓冲器第1路的相应比特位设置为高电平。当第二条标志位为23比特十六进制数23`h040201的指令写入到两路组相联数据高速缓冲第1路标志位存储器时，由于所述标志记录缓冲器已经包含该标志位，所以所述标志记录缓冲器保持不变。同时，由于该指令的标志位将写入到两路组相联数据高速缓冲的第1路，这与所述路记录缓冲器中的信息一致，所以所述路记录缓冲器保持不变。
当第一条标志位为23比特十六进制数23`h040200的指令写入到两路组相联数据高速缓冲第0路标志位存储器时，由于所述标志记录缓冲器不包含23`h040200的标志位，所以所述标志记录缓冲器将保存该标志位。同时，由于该标志位将写入到两路组相联数据高速缓冲的第0路，所以将所述路记录缓冲器第0路的相应比特位设置为高电平。当第二条标志位为23比特十六进制数23`h040200的指令写入到两路组相联数据高速缓冲第1路标志位存储器时，由于所述标志记录缓冲器已经包含该标志位，所以所述标志记录缓冲器保持不变。同时，由于该指令的标志位将写入到两路组相联数据高速缓冲的第1路，这与所述路记录缓冲器中的信息不一致，所以将所述路记录缓冲器第1路的相应比特位设置为高电平。
当指令1(Instruction 1)从两路组相联数据高速缓冲中读取数据时，原有数据高速缓冲第0路读取有效信号和原有数据高速缓冲第1路读取有效信号都为高电平，所述路预测单元将根据指令1的标志位23`h040100查找所述标志记录缓冲器。由于所述标志记录缓冲器包含该指令的标志位，同时，由于所述路记录缓冲器第0路中的相应比特位为高电平，所述路记录缓冲器第1路中的相应比特位为低电平，所以所述路预测单元输出的第0路有效标志信号为高电平，第1路有效标志信号为低电平。所述与逻辑单元0输出新的数据高速缓冲第0路读取有效信号为高电平，所述与逻辑单元1输出新的数据高速缓冲第1路读取有效信号为低电平。所以指令1只需要对两路组相联数据高速缓冲的第0路执行读取操作，而不需要对两路组相联数据高速缓冲的第1路执行读取操作。
当指令2(Instruction 2)从两路组相联数据高速缓冲中读取数据时，原有数据高速缓冲第0路读取有效信号和原有数据高速缓冲第1路读取有效信号都为高电平，所述路预测单元将根据指令2的标志位23`h040201查找所述标志记录缓冲器。由于所述标志记录缓冲器包含该指令的标志位，同时，由于所述路记录缓冲器第0路中的相应比特位为低电平，所述路记录缓冲器第1路中的相应比特位为高电平，所以所述路预测单元输出的第0路有效标志信号为低电平，第1路有效标志信号为高电平。所述与逻辑单元0输出新的数据高速缓冲第0路读取有效信号为低电平，所述与逻辑单元1输出新的数据高速缓冲第1路读取有效信号为高电平。所以指令2只需要对两路组相联数据高速缓冲的第1路执行读取操作，而不需要对两路组相联数据高速缓冲的第0路执行读取操作。
当指令3(Instruction 3)从两路组相联数据高速缓冲中读取数据时，原有数据高速缓冲第0路读取有效信号和原有数据高速缓冲第1路读取有效信号都为高电平，所述路预测单元将根据指令3的标志位23`h040200查找所述标志记录缓冲器。由于标志记录缓冲器包含该指令的标志位，同时，由于所述路记录缓冲器第0路和第1路中的相应比特位都为高电平，所以所述路预测单元输出的第0路有效标志信号和第1路有效标志信号都为高电平。所述与逻辑单元0输出新的数据高速缓冲第0路读取有效信号为高电平，所述与逻辑单元1输出新的数据高速缓冲第1路读取有效信号为高电平。所以指令3需要对两路组相联数据高速缓冲的第0路和第1路同时执行读取操作。
若指令1、指令2和指令3组成一个循环程序，且该循环程序需要执行100次。在传统两路组相联数据高速缓冲结构中，每条指令都要同时对第0路和第1路执行读取操作，一共需要执行100*3*2＝600次读取操作。而本发明实施例提出的改进方法，指令1和指令2都只需要对两路组相联数据高速缓冲的其中一路执行读取操作，只有指令3需要同时对第0路和第1路执行读取操作，一共只需要访问100*1*1+100*1*1+100*1*2＝400次。从而有效降低了两路组相联高速缓冲的功耗。
显而易见，在不偏离本发明的真实精神和范围的前提下，在此描述的本发明可以有许多变化。因此，所有对于本领域技术人员来说显而易见的改变，都应包括在本权利要求书所涵盖的范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。
Claims (8)
1.一种高速缓冲存储器，包括多路组相联的数据高速缓冲结构，其特征在于，还包括：与所述多路组相联的数据高速缓冲结构连接的路预测单元，所述路预测单元包括标志记录缓冲器和路记录缓冲器；
所述标志记录缓冲器，用于保存写入数据高速缓冲的标志位；所述路记录缓冲器，用于保存该标志位所在路的信息；
内核指令根据所述标志位信息和所述标志位所在路的信息，确定对所述多路组相联的数据高速缓冲中的一路或多路数据高速缓冲进行读取操作。
2.根据权利要求1所述的高速缓冲存储器，其特征在于：所述标志记录缓冲器和所述路记录缓冲器具体用于，
当内核指令的标志位写入到数据高速缓冲的标志位存储器时，如果所述标志记录缓冲器不包含该标志位，则对该标志位进行保存；同时，如果该内核指令要将标志位写入到所述多路组相联数据高速缓冲中的其中一路数据高速缓冲时，则将所述路记录缓冲器对应该路数据高速缓冲的相应比特位设置为第一电平；或
当内核指令的标志位写入到数据高速缓冲的标志位存储器时，如果所述标志记录缓冲器已经包含该内核指令的标志位，则所述标志记录缓冲器保持不变；同时，如果该内核指令所要写入到一路数据高速缓冲的信息与所述路记录缓冲器中的信息一致，则所述路记录缓冲器保持不变；如果该内核指令所要写入到一路数据高速缓冲的信息与所述路记录缓冲器中的信息不一致，则将所述路记录缓冲器对应该路数据高速缓冲的相应比特位设置为第一电平。
3.根据权利要求1所述的高速缓冲存储器，其特征在于，还包括：与所述多路组相联的数据高速缓冲结构路数量相同的逻辑单元，所述逻辑单元用于对原有的一路数据高速缓冲读取有效信号与所述路预测单元输出的该路数据高速缓冲的有效标志信号做逻辑与操作，生成该路数据高速缓冲新的读取有效信号；
当内核指令从所述多路组相联的数据高速缓冲中读取数据时，所述路预测单元将根据该内核指令的标志位查找所述标志记录缓冲器，如果所述标志记录缓冲器不包含该内核指令的标志位，则所述路预测单元输出的多路组相联的数据高速缓冲的有效标志信号都为第一电平，该内核指令需要对多路组相联数据高速缓冲同时执行读取操作；如果所述标志记录缓冲器包含该内核指令的标志位，
同时，当路记录缓冲器对应所述多路组相联的数据高速缓冲中的一路数据高速缓冲的相应比特位为第一电平，则所述路预测单元输出的该路数据高速缓冲的有效标志信号为第一电平，所述内核指令只需要对该路数据高速缓冲执行读取操作；当路记录缓冲器对应所述多路组相联的数据高速缓冲中的多路数据高速缓冲的相应比特位为第一电平，则所述路预测单元输出的所述多路数据高速缓冲的有效标志信号都为第一电平，所述内核指令需要对所述多路数据高速缓冲执行读取操作。
4.根据权利要求2或3所述的高速缓冲存储器，其特征在于，所述第一电平为高电平。
5.一种高速缓冲存储器的路预测方法，其特征在于，包括：
保存写入数据高速缓冲的标志位，以及该标志位对应的路信息；
内核指令根据所述标志位信息和所述标志位对应的路信息，确定对多路组相联的数据高速缓冲中的一路或多路数据高速缓冲进行读取操作。
6.根据权利要求5所述的方法，其特征在于：所述记录写入数据高速缓冲的标志位，以及该标志位对应的路信息步骤包括：
当内核指令的标志位写入到数据高速缓冲的标志位存储器时，如果标志记录缓冲器不包含该标志位，则将该标志位进行保存；同时，如果该内核指令要将标志位写入到多路组相联数据高速缓冲中的其中一路数据高速缓冲时，则将对应该路数据高速缓冲的相应比特位设置为第一电平；或
当内核指令的标志位写入到数据高速缓冲的标志位存储器时，如果标志记录缓冲器已经包含该内核指令的标志位，则所述标志记录缓冲器保持不变；同时，如果该内核指令所要写入到一路数据高速缓冲的信息与路记录缓冲器中的信息一致，则所述路记录缓冲器保持不变；如果该内核指令所要写入到一路数据高速缓冲的信息与所述路记录缓冲器中的信息不一致，则将所述路记录缓冲器对应该路数据高速缓冲的相应比特位设置为第一电平。
7.根据权利要求5所述的方法，其特征在于：所述对多路组相联的数据高速缓冲中的一路或多路数据高速缓冲进行读取操作步骤包括：
当内核指令从多路组相联的数据高速缓冲中读取数据时，所述路预测单元将根据该内核指令的标志位查找所述标志记录缓冲器，如果所述标志记录缓冲器不包含该内核指令的标志位，则所述路预测单元输出的多路组相联的数据高速缓冲的有效标志信号都为第一电平，该内核指令需要对多路组相联数据高速缓冲同时执行读取操作；如果所述标志记录缓冲器包含该内核指令的标志位，同时，当路记录缓冲器对应所述多路组相联的数据高速缓冲中的一路数据高速缓冲的相应比特位为第一电平，则所述路预测单元输出的该路数据高速缓冲的有效标志信号为第一电平，所述内核指令只需要对该路数据高速缓冲执行读取操作；当路记录缓冲器对应所述多路组相联的数据高速缓冲中的多路数据高速缓冲的相应比特位为第一电平，则所述路预测单元输出的所述多路数据高速缓冲的有效标志信号都为第一电平，所述内核指令需要对所述多路数据高速缓冲执行读取操作。
8.根据权利要求6或7所述的方法，其特征在于，所述第一电平为高电平。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |