CN104754272A - 一种vga全分辨率锁定显示系统及方法 - Google Patents
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Abstract
本发明实施例公开了一种VGA全分辨率锁定显示系统，该系统包括三路ADC、视频格式转换单元、缩放单元、输出后处理及显示单元、DDS、行锁单元、自动显示调整单元、视频检测单元；本发明还提出了一种VGA全分辨率锁定显示方法，本发明所述系统及方法使得输入的VGA信号不受分辨率的限制均可显示输出。
Description
技术领域
本发明涉及视频图像显示领域，具体涉及一种支持VGA格式下所有分辨率的视频图像的显示系统及方法。
背景技术
随着视频图像传输及显示技术的不断发展，已经有越来越多的视频传输标准、格式不断出现，但VGA作为一种非常成熟的视频传输标准，仍然有非常多的电子产品都提供了VGA接口，例如PC、MAC、摄像机和DVD等。
VGA技术的应用一般是基于VGA显示卡的计算机、笔记本等设备，而在一些既要求显示彩色高分辨率图像又没有必要使用计算机的更多应用中，例如超市、车站、飞机场等公共场所的广告宣传和提示信息显示及日常生活中的多媒体显示等，需运用VGA转换器将VGA信号转换为不同应用要求下的视频信号，实现VGA图像的显示和控制。
目前市场上的VGA转换器，例如VGA转AV转换器，VGA转HDMI转换器，VGA转色差分量转换器等，都只支持一些固定的VGA分辨率格式输入，当输入的分辨率为转换器所不支持的时候，就会出现黑屏、花屏或者提示输入格式不对等信息，此时，由于输入的VGA图像未能锁定及显示，无法知道输入的分辨率，必须将VGA接口输出的信号接到VGA显示器显示图像方可将设置VGA输出的分辨率设置成VGA转换器所支持的格式才能使VGA转换器恢复正常工作，而一旦计算机显示器也不支持显卡设备当前输出的分辨率，就必须重新寻找其它显示器进行显示或重新安装启动计算机，这将给用户带来极大的不便。
因此，需要开发一种VGA全分辨率锁定及显示的系统，使相应的VGA转换器支持目前VGA显卡设备输出的所有分辨率，使得所有输入的VGA信号都能正常锁定及显示，这将给使用各种VGA转换器的用户带来方便。
发明内容
本发明的目的旨在至少在一定程度上解决上述的技术问题之一。
为此，本发明的第一个目的在于提出一种VGA全分辨率锁定显示系统。
为此，本发明的第二个目的在于提出一种VGA全分辨率锁定显示方法。
为了实现上述目的，本发明第一方面实施例的VGA全分辨率锁定显示系统，包括：
三路ADC，用于将输入的RGB输入数据R_in、G_in、B_in转换为数字的RGB数据，输出至视频格式转换单元；
视频格式转换单元，用于将输入的RGB数字信号转换为其它的视频格式，再输入至缩放单元；
视频检测单元，用于根据输入的行同步信号Hsync_in、Vsync_in、clk_in，检测输入信号的分辨率，检测得到的分辨率信息输出至行锁单元和缩放单元；若检测得到当前分辨率信息不在检测范围，则按照任意分辨率显示模式配置行锁单元、自动显示调整单元和缩放单元；
自动调整单元，用于当所述视频检测单元检测当前分辨率信息不在检测范围内，则设置所述缩放单元的水平缩放比例和垂直缩放比例，并将一行总点数输入至所述缩放单元；同时设置行锁单元的输入时钟频率为一固定时钟频率；
行锁单元，用于控制DDS得到与行同步信号精确锁相的时钟信号clk_pixel，作为所述行锁单元、缩放单元的输入时钟；
DDS，用于通过所述行锁单元输出的控制信号Dto_inc及输入时钟信号clk_in，得到调整后的时钟信号clk_pixel；
缩放单元，用于对输入的视频图像数据，按照设定的缩放比例进行缩放处理后输出至后处理及显示单元，所述缩放单元包括水平方向缩放和垂直方向缩放；
后处理及显示单元，用于对缩放处理后的视频图像进行处理并显示输出。
所述自动调整单元具体的可包括：水平缩放比例计算单元、垂直缩放比例计算单元、时钟配置单元；其中：
所述水平缩放比例计算单元，用于根据视频检测单元输出的一行总点数和显示单元的水平方向参数，计算水平方向的缩放比例；
所述垂直缩放比例计算单元，用于根据视频检测单元输出的一场总行数和显示单元的垂直方向参数，计算垂直方向的缩放比例；
所述时钟配置单元，用于当处于任意分辨率显示模式时，设置行锁单元的输入时钟频率为一预设的固定时钟频率。
所述缩放单元包括行缓存控制单元、行缓存单元、第一加权单元、点缓存单元、时钟产生单元、第二加权单元、锁存单元和时序单元，其中输入数据经行缓存控制单元输入至行缓存单元中备用，第一加权单元自所述行缓存单元中读取相应数据作加权处理从而得到垂直方向缩放处理后的数据，输入至点缓存单元缓存，第二加权模块自所述点缓存单元中读取数据作水平方向的加权处理，得到的数据经锁存单元输出行场任意比例缩放处理后的视频数据；其中所述输入时钟clk_pixel输入至行缓存控制单元作为写入数据的时钟、输入至时钟产生单元得到缩放时钟clk_scale，所述缩放时钟clk_scale输入至行缓存单元和点缓存单元及锁存单元，作为行缓存单元的读取时钟、作为点缓存单元和锁存单元的读写时钟；所述时序单元用于根据所述缩放时钟clk_scale生成行读取控制信号，所述行读取控制信号一个周期的总长度为从所述行缓存单元中根据所述缩放比例读取一行数据所需的时间，该一行数据的个数等于所述自动调整单元输出的一行总点数。
在本发明的另一实施方式中，所述一种VGA全分辨率锁定显示系统还包括一模拟前端控制单元和一PGA增益控制电路，所述模拟前端控制单元包括一钳位电路，用于将行同步底部钳位至固定0电平以使信号保持在确定的直流电平上；所述PGA增益控制电路，用于调节图像的整体亮度细节保持图像信息完整。
在本发明的另一实施方式中，所述一种VGA全分辨率锁定显示系统还包括一RGB校正单元，用于在R、G、B三个通道上设置增益因子，实现R、G、B三个通道的增益调节和校正。
一种采用上述VGA全分辨率锁定显示系统的，VGA全分辨率锁定显示方法，其特征在于，该方法包括如下步骤：
步骤S1：输入视频信号、行场同步信号和时钟信号clk_in；
步骤S2：判断VGA输入是否有效；
步骤S3：若当前VGA输入无效，则系统进入省电模式；
步骤S4：若当前VGA输入有效，则进一步判断输入分辨率是否在检测范围内；
步骤S5：若输入分辨率在检测范围内，则根据具体分辨率配置行锁模块107及视频缩放模块104；
步骤S6：若输入分辨率不在检测范围内，则进入任意分辨率显示模式配置行锁模块107及视频缩放模块104；
步骤S7：实现输入时钟与行同步的锁定，并根据配置的信息完成视频信号的缩放处理；
步骤S8：对缩放处理后的图像进行后处理，并输出至显示单元显示。
所述步骤S6进入任意分辨率显示模式配置行锁模块及视频缩放模块具体包括如下步骤：
步骤S60：视频检测单元输出检测得到的一场总行数和一行总点数；
步骤S61：设置行锁单元的输入时钟为一预设的固定时钟频率；
步骤S62：所述检测单元得到的一行总点数与显示单元的水平参数相除，得到的水平缩放比例输入至所述缩放单元；
步骤S63：所述检测单元得到的一场总行数与显示单元的垂直参数相除，得到的垂直缩放比例输入至所述缩放单元；
步骤S64：所述检测单元检测得到的一行总点数输入至所述缩放单元。
所述固定时钟频率为当前VGA所有分辨率对应的时钟频率中最小值和最大值构成的时钟范围中的任一值。
所述固定时钟频率为所述时钟范围中间值和最大值之间的频率值。
所述固定时钟频率为输出时钟频率clk_in的2n倍，其中n为整数。
本发明实施例中当输入VGA的分辨率超出检测的范围之后，通过配置合适的行锁时钟对输入图像进行同步锁定，再根据检测单元得到的行场大小，合理配置缩放单元的参数，配置Scaler正常工作最终实现图像的完整正确缩放，以满足全分辨率锁定及显示的需求。
本发明所述系统及方法使得输入的VGA信号不受分辨率的限制，只要有固定的VGA信号输入，即可实现图像的锁定及显示，给使用各种VGA转换器的用户带来极大的方便，具有重大的生产实践意义。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一种VGA全分辨率锁定显示系统的一种具体实施结构图；
图2是本发明一种VGA全分辨率锁定显示系统的另一具体实施结构图；
图3是本发明一种VGA全分辨率锁定显示方法的一种具体流程图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解参照下面的描述和附图，将清楚本发明的实施例的这些和其他方面。在这些描述和附图中，具体公开了本发明的实施例中的一些特定实施方式，来表示实施本发明的实施例的原理的一些方式，但是应当理解，本发明的实施例的范围不受此限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
以下结合附图，分别对本发明的系统及方法进行详细说明。
如图1所示为本发明一种VGA全分辨率锁定显示系统的一种具体实施结构图，该系统包括三路ADC 101、视频格式转换单元103、缩放单元104、输出后处理及显示单元105、DDS 106、行锁单元107、自动显示调整单元108、视频检测单元109；其中，
所述三路ADC 101，用于将输入的RGB输入数据R_in、G_in、B_in转换为数字的RGB数据，输出至视频格式转换单元103。
所述视频格式转换单元103，用于将输入的RGB数字信号转换为其它的视频格式，再输入至缩放单元104。在本具体实施方式中，将输入的RGB数字信号转换为ＹUV422格式。
所述视频检测单元109，用于根据输入的行同步信号Hsync_in、Vsync_in、clk_in，检测输入信号的分辨率，检测得到的分辨率信息输出至行锁单元107和缩放单元104；若检测得到当前分辨率信息不在检测范围，则按照任意分辨率显示模式配置行锁单元107、自动显示调整单元108和缩放单元104。
所述自动调整单元108，当所述视频检测单元109检测当前分辨率信息不在检测范围内，则根据所述视频检测单元109输出的一行总点数和一场总行数，设置所述缩放单元104的水平缩放比例和垂直缩放比例，并将一行总点数输入至所述缩放单元104；同时设置行锁单元的输入时钟频率为一固定时钟频率。将当前VGA所有分辨率中时钟频率按照从大到小排列，选取最小频率和最大频率得到一有效时钟范围，所述固定时钟频率可为该有效时钟范围内的任一值。
在本发明另一具体实施方式中，所述固定时钟频率选择所述有效时钟范围内中等偏上的值。
在本发明另一具体实施方式中，所述固定时钟频率为输入时钟clk_in的2n倍数，其中n为整数，例如为108MHz。
所述自动调整单元108具体的可包括：水平缩放比例计算单元、垂直缩放比例计算单元、时钟配置单元；其中：
所述水平缩放比例计算单元，用于根据视频检测单元109输出的一行总点数和显示单元的水平方向参数，计算水平方向的缩放比例，使当前输入的任意分辨率的VGA视频信号能够正确显示到所接的显示单元上；
所述垂直缩放比例计算单元，用于根据视频检测单元109输出的一场总行数和显示单元的垂直方向参数，计算垂直方向的缩放比例，使当前输入的任意分辨率的VGA视频信号能够正确显示到所接的显示单元上。
所述时钟配置单元，用于当处于任意分辨率显示模式时，设置行锁单元的输入时钟频率为一固定时钟频率，所述固定时钟频率值如上面的描述所示。
所述行锁单元107，用于控制DDS得到与行同步信号精确锁相的时钟信号clk_pixel，作为行锁单元、缩放单元等的输入时钟。该时钟也输入至行锁单元，与行同步信号形成一个动态的平衡状态。
所述行锁单元107包括一行锁计数器和一比较单元，行同步锁相时，所述行锁计数器根据输入分辨率的行同步宽度对行周期进行计数（例800x60060：行总点数为1056）；所述比较单元比较行同步的起点和行周期计数值，当行同步的起点在行周期计数值的一半以前时，则认为行锁计数器超前，则减慢所述行锁计数器的计数时钟，使行同步计数起点与行同步信号对齐；当行同步的起点在行周期计数值的一半之后时，则认为行锁计数器滞后，则加快行锁计数器的计数时钟使行同步计数起点追赶上行同步信号直至行锁计数起点与行同步对齐实现行同步锁定。
所述行锁计数器的计数时钟即clk_pixel的加快和减慢是通过对行锁DTO(Discrete Time Oscillator)进行调整实现的，即输入控制信号dto_inc和一行总点数total_pixel给DDS（Direct Digital Synthesizer），实现对DDS输出时钟clk_pixel的控制，从而实现行同步锁相。
所述DDS 106通过所述行锁单元107输出的控制信号Dto_inc及输入时钟信号clk_in，得到调整后的时钟信号clk_pixel。
所述DDS 106的具体结构在此不再详细描述。
所述缩放单元104，用于对输入的视频图像数据，按照设定的缩放比例进行缩放处理后输出至后处理及显示单元。所述缩放单元104为行场任意比例缩放单元，特别地，本具体实施方式所述缩放单元104通过所述自动调整单元108输出的一行总点数及垂直方向缩放比例和水平方向缩放比例，对图像进行缩放处理从而得到符合本具体实施方式显示单元的图像大小。
特别地，本具体实施方式中缩放单元104包括行缓存控制单元、行缓存单元、第一加权单元、点缓存单元、时钟产生单元、第二加权单元、锁存单元和时序单元，其中输入数据经行缓存控制单元输入至行缓存单元中备用，第一加权单元自所述行缓存单元中读取相应数据作加权处理从而得到垂直方向缩放处理后的数据，输入至点缓存单元缓存，第二加权模块自所述点缓存单元中读取数据作水平方向的加权处理，得到的数据经锁存单元输出行场任意比例缩放处理后的视频数据；其中所述输入时钟clk_pixel输入至行缓存控制单元作为写入数据的时钟、输入至时钟产生单元得到缩放时钟clk_scale，所述缩放时钟clk_scale输入至行缓存单元和点缓存单元及锁存单元，作为行缓存单元的读取时钟、作为点缓存单元和锁存单元的读写时钟。所述时序单元用于根据所述缩放时钟生成行读取控制信号，所述行读取控制信号一个周期的总长度为从所述行缓存单元中根据所述缩放比例读取一行数据所需的时间，该一行数据的个数等于所述自动调整单元输出的一行总点数。
所述后处理及显示单元105，用于对缩放处理后的视频图像进行处理并显示。
在本发明的另一实施例中，还包括一模拟前端控制单元100，该模拟前端控制单元100包括一钳位电路，用于将行同步底部钳位至固定0电平以使信号保持在确定的直流电平上；还包括一PGA（Programmable Gain Amplifier）增益控制电路，用于调节图像的整体亮度细节保持图像信息完整。
在本发明的另一实施例中，还包括一RGB校正单元102，如图2所示的结构，通过在R、G、B三个通道上设置增益因子，可实现R、G、B三个通道的增益调节，从而在数字域里实现3路RGB信号的校正，主要校正由于工艺误差等引起的3路ADC不均衡，保持信号白平衡正常。
在本发明的另一实施方式中，还基于上述如图1所示的VGA全分辨率锁定显示系统，提出了一种VGA全分辨率锁定显示方法，该方法包括以下步骤：
步骤S1：输入视频信号、行场同步信号和时钟信号clk_in；
步骤S2：判断VGA输入是否有效，即当前是否有有效的VGA数据输入；
步骤S3：若当前VGA输入无效，即当前没有有效的VGA数据输入，则系统进入省电模式；
步骤S4：若当前VGA输入有效，则进一步判断输入分辨率是否在检测范围内；
步骤S5：若输入分辨率在检测范围内，则根据具体分辨率配置行锁模块107及视频缩放模块104；
步骤S6：若输入分辨率不在检测范围内，则进入任意分辨率显示模式配置行锁模块107及视频缩放模块104；
步骤S7：实现输入时钟与行同步的锁定，并根据配置的信息完成视频信号的缩放处理；
步骤S8：对缩放处理后的图像进行后处理，并输出至显示单元显示。其中，图像的后处理包括帧率转换处理、图像饱和度色度处理、边缘锐化等，还包括编码输出处理；其中，
所述帧率转换将缩放单元104输出的图像数据并缓存图像到存储单元中，实现VGA输入的帧速率到输出帧速率的转换。
所述编码输出处理根据VGA输出的要求将数据编码输出，例如以输出TV信号为例，则根据电视信号的标准将数据编码输出显示。
所述步骤S6进入任意分辨率显示模式配置行锁模块及视频缩放模块具体包括如下步骤：
步骤S60：视频检测单元109输出检测得到的一场总行数和一行总点数；
步骤S61：设置行锁单元的输入时钟为一预设的固定时钟频率，所述固定时钟频率在当前可检测的所有VGA分辨率对应的时钟频率范围内，即：将当前VGA所有分辨率中时钟频率按照从大到小排列，选取最小频率和最大频率得到一有效时钟范围，所述固定时钟频率可为该有效时钟范围内的任一值。
在本发明另一具体实施方式中，所述固定时钟频率选择所述有效时钟范围内中等偏上的值。
在本发明另一具体实施方式中，所述固定时钟频率为输入时钟clk_in的2n倍，其中n为整数。例如当输入时钟为27MHz时，所述固定时钟频率设置为108MHz。
步骤S62：计算所述缩放单元104的水平缩放比例，输入至所述缩放单元104；所述水平缩放比例为所述检测单元109得到的一行总点数与显示单元的水平参数相除；
步骤S63：计算所述缩放单元104的垂直缩放比例，输入至所述缩放单元104；所述垂直缩放比例为所述检测单元109得到的一场总行数与显示单元的垂直参数相除；
步骤S64：输入所述检测单元109检测得到的一行总点数至所述缩放单元104。
所述任意分辨率显示模式，是指分辨率超出默认支持的范围后，对VGA信号进行处理和显示的一种全分辨率显示方式，与正常的模式相比，由于没有判断出当前分辨率属于哪一种标准格式，不知道具体的采样像素时钟以及相应时钟下的总点数、总行数以及图像有效区域等信息，例如，根据VESA标准800 x 600 60的分辨率下，Pixel Clock为40M，在40M的像素采样时钟下，水平总点数为1056 pixels，水平有效点数为800 pixels，垂直总行数为628 lines，垂直有效行数为600，若检测到分辨率为800 x 600 60，只需要将以上信息配置到相关的行锁模块，即可很容易地实现图像的锁定了，再根据输出的大小，就可以确定Scaler的缩放系数使图像按输出的大小要求进行缩放，最终经帧率转换以及后续的编码后输出给显示模块进行显示。
根据上述VGA全分辨率锁定及显示方法，在不知道具体输入分辨率属于哪一种标准格式的情况下，即能实现图像的正常锁定，并且能按正常的缩放比例对图像进行缩放，最终满足显示的需求。
Claims (10)
1.一种VGA全分辨率锁定显示系统，其特征在于，包括：
三路ADC，用于将输入的RGB输入数据R_in、G_in、B_in转换为数字的RGB数据，输出至视频格式转换单元；
视频格式转换单元，用于将输入的RGB数字信号转换为其它的视频格式，再输入至缩放单元；
视频检测单元，用于根据输入的行同步信号Hsync_in、Vsync_in、clk_in，检测输入信号的分辨率，检测得到的分辨率信息输出至行锁单元和缩放单元；若检测得到当前分辨率信息不在检测范围，则按照任意分辨率显示模式配置行锁单元、自动显示调整单元和缩放单元；
自动调整单元，用于当所述视频检测单元检测当前分辨率信息不在检测范围内，则设置所述缩放单元的水平缩放比例和垂直缩放比例，并将一行总点数输入至所述缩放单元；同时设置行锁单元的输入时钟频率为一固定时钟频率；
行锁单元，用于控制DDS得到与行同步信号精确锁相的时钟信号clk_pixel，作为所述行锁单元、缩放单元的输入时钟；
DDS，用于通过所述行锁单元输出的控制信号Dto_inc及输入时钟信号clk_in，得到调整后的时钟信号clk_pixel；
缩放单元，用于对输入的视频图像数据，按照设定的缩放比例进行缩放处理后输出至后处理及显示单元，所述缩放单元包括水平方向缩放和垂直方向缩放；
后处理及显示单元，用于对缩放处理后的视频图像进行处理并显示输出。
2.根据权利要求1所述的系统，其特征在于，所述自动调整单元具体的可包括：水平缩放比例计算单元、垂直缩放比例计算单元、时钟配置单元；其中：
所述水平缩放比例计算单元，用于根据视频检测单元输出的一行总点数和显示单元的水平方向参数，计算水平方向的缩放比例；
所述垂直缩放比例计算单元，用于根据视频检测单元输出的一场总行数和显示单元的垂直方向参数，计算垂直方向的缩放比例；
所述时钟配置单元，用于当处于任意分辨率显示模式时，设置行锁单元的输入时钟频率为一预设的固定时钟频率。
3.根据权利要求1所述的系统，其特征在于，所述缩放单元包括行缓存控制单元、行缓存单元、第一加权单元、点缓存单元、时钟产生单元、第二加权单元、锁存单元和时序单元，其中输入数据经行缓存控制单元输入至行缓存单元中备用，第一加权单元自所述行缓存单元中读取相应数据作加权处理从而得到垂直方向缩放处理后的数据，输入至点缓存单元缓存，第二加权模块自所述点缓存单元中读取数据作水平方向的加权处理，得到的数据经锁存单元输出行场任意比例缩放处理后的视频数据；其中所述输入时钟clk_pixel输入至行缓存控制单元作为写入数据的时钟、输入至时钟产生单元得到缩放时钟clk_scale，所述缩放时钟clk_scale输入至行缓存单元和点缓存单元及锁存单元，作为行缓存单元的读取时钟、作为点缓存单元和锁存单元的读写时钟；所述时序单元用于根据所述缩放时钟clk_scale生成行读取控制信号，所述行读取控制信号一个周期的总长度为从所述行缓存单元中根据所述缩放比例读取一行数据所需的时间，该一行数据的个数等于所述自动调整单元输出的一行总点数。
4.根据权利要求1所述的系统，其特征在于，该系统还包括一模拟前端控制单元和一PGA增益控制电路，所述模拟前端控制单元包括一钳位电路，用于将行同步底部钳位至固定0电平以使信号保持在确定的直流电平上；所述PGA增益控制电路，用于调节图像的整体亮度细节保持图像信息完整。
5.根据权利要求1所述的系统，其特征在于，该系统还包括一RGB校正单元，用于在R、G、B三个通道上设置增益因子，实现R、G、B三个通道的增益调节和校正。
6.一种采用权利要求1所述系统的VGA全分辨率锁定显示方法，其特征在于，该方法包括如下步骤：
步骤S1：输入视频信号、行场同步信号和时钟信号clk_in；
步骤S2：判断VGA输入是否有效；
步骤S3：若当前VGA输入无效，则系统进入省电模式；
步骤S4：若当前VGA输入有效，则进一步判断输入分辨率是否在检测范围内；
步骤S5：若输入分辨率在检测范围内，则根据具体分辨率配置行锁模块107及视频缩放模块104；
步骤S6：若输入分辨率不在检测范围内，则进入任意分辨率显示模式配置行锁模块107及视频缩放模块104；
步骤S7：实现输入时钟与行同步的锁定，并根据配置的信息完成视频信号的缩放处理；
步骤S8：对缩放处理后的图像进行后处理，并输出至显示单元显示。
7.根据权利要求6所述的方法，其特征在于，所述步骤S6进入任意分辨率显示模式配置行锁模块及视频缩放模块具体包括如下步骤：
步骤S60：视频检测单元输出检测得到的一场总行数和一行总点数；
步骤S61：设置行锁单元的输入时钟为一预设的固定时钟频率；
步骤S62：所述检测单元得到的一行总点数与显示单元的水平参数相除，得到的水平缩放比例输入至所述缩放单元；
步骤S63：所述检测单元得到的一场总行数与显示单元的垂直参数相除，得到的垂直缩放比例输入至所述缩放单元；
步骤S64：所述检测单元检测得到的一行总点数输入至所述缩放单元。
8.根据权利要求7所述的方法，其特征在于，所述固定时钟频率为当前VGA所有分辨率对应的时钟频率中最小值和最大值构成的时钟范围中的任一值。
9.根据权利要求8所述的方法，其特征在于，所述固定时钟频率为所述时钟范围中间值和最大值之间的频率值。
10.根据权利要求9所述的方法，其特征在于，所述固定时钟频率为输出时钟频率clk_in的2n倍，其中n为整数。
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