CN104679715A - 一种芯片间的简易通信方法及装置 - Google Patents

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黄杭星
任赋
许振坪
郭亚松
许宁
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Abstract

一种芯片间的简易通信方法和装置，基于芯片的GPIO口进行通信，从发送芯片和接收芯片上分别选取两GPIO口，且两芯片间连接有CLK信号线和DATA信号线，两芯片间的通信协议是以开始和结束为标识，在开始和结束标识之间包含通信的数据。本发明的芯片间通信方法和装置，每个芯片只需要2个GPIO开始、采用开始标识、数据和结束标识的通信协议，并基于定义的共同规则，即可实现芯片间的灵活、可靠通信，占用芯片的资源少。

Description

一种芯片间的简易通信方法及装置
技术领域
本发明涉及数据传输领域，特别是一种芯片间的简易通信方法及装置。
背景技术
通常，嵌入式系统的片上资源比较紧张，因此往往需要对片上资源如GPIO等进行合理利用。在嵌入式设备由于自身资源不足或其他原因需要扩展额外功能芯片时，就会涉及到两块芯片间的通信，而通信本身就占用芯片的资源如控制器，IO口等。传统的通信方式如USB，SPI等由于本身协议就比较复杂，IO口占用比较多等原因已经不太适合在本身资源比较少的芯片上使用。因此，开发一种占用资源少，通信可靠的方法势在必行。
发明内容
本发明的主要目的在于克服现有技术中的上述缺点，提出一种芯片间的简易通信方法和装置。
本发明采用如下技术方案：
一种芯片间的简易通信方法，基于芯片的GPIO口进行通信，其特征在于：从发送芯片和接收芯片上分别选取两GPIO口，且两芯片间连接有CLK信号线和DATA信号线，两芯片间的通信协议是以开始和结束为标识，在开始和结束标识之间包含通信的数据。
优选的，所述CLK信号线和DATA信号线均为时钟线。
优选的，所述发送芯片和接收芯片处于空闲状态时，CLK信号线和DATA信号线的电平相同。
优选的，所述开始标识是发送芯片通过控制CLK信号线和DATA信号线的电平拉高或拉低实现。
优选的，所述开始标识是发送芯片先拉低CLK信号线电平，延时一段时间后再拉低DATA信号线电平。
优选的，所述结束标识是发送芯片通过控制CLK信号线和DATA信号线的电平拉高或拉低实现。
优选的，所述结束标识是发送芯片先拉高DATA信号线电平，延时一段时间后再拉高CLK信号线电平。
优选的，所述开始和结束标识之间的数据包含有长度位和校验位，用于判断数据的准确性与完整性。
优选的，所述发送芯片发送数据时，控制CLK信号线发送采样信号，并根据采样信号和数据来控制DATA信号线的电平状态；所述接收芯片接收数据时，根据采样信号对数据进行采样。
优选的，所述发送芯片和接收芯片均采用上升沿采样的方式分别对数据进行发送或接收。
优选的，所述发送芯片和接收芯片均采用下降沿采样的方式分别对数据进行发送或接收。
一种芯片间的简易通信装置，基于芯片的GPIO口进行通信，其特征在于：包括分别具有两GPIO口的发送芯片和接收芯片，该两芯片间连接有CLK信号线和DATA信号线，所述发送芯片和接收芯片均包括
电平信号单元，用于控制CLK信号线和DATA信号线发送或接收电平；
采样信号单元，用于控制CLK信号线发送或接收采样信号；
数据单元，用于根据采样信号来控制DATA信号线发送或接收数据。
一种嵌入式处理芯片，其特征在于：包括有两GPIO口、电平信号单元、采样信号单元及数据单元，该电平信号单元与两GPIO口均相连，该采样信号单元与其中一GPIO口相连，该数据单元与另一GPIO口相连。
由上述对本发明的描述可知，与现有技术相比，本发明具有如下有益效果：本发明的芯片间通信方法和装置，每个芯片只需要2个GPIO开始，采用开始标识、数据和结束标识的通信协议，基于定义的共同规则，即可实现芯片间的灵活、可靠通信，占用芯片的资源少。
附图说明
图1为本发明的两芯片物理连接示意图；
图2为本发明的通信方法的协议内容示意图；
图3为本发明方法的数据收发时序图；
图4为本发明的数据内容示意图；
图5为本发明的通信装置模块示意图。
具体实施方式
以下通过具体实施方式对本发明作进一步的描述。
参照图1，一种芯片间的简易通信方法，基于芯片的GPIO口进行通信，从发送芯片1和接收芯片2上分别选取两GPIO口，且两芯片间连接有CLK信号线和DATA信号线，该CLK信号线和DATA信号线均为时钟线。
两芯片间的通信是按照规定的协议来实现，参照图2、图3，该协议是以开始和结束为标识，并在开始和结束标识之间包含通信的数据。开始，结束和数据的具体通信方式，可以由使用者自己定义。例如：设定发送芯片1和接收芯片2处于空闲状态时，CLK信号线和DATA信号线的均为高电平。则开始标识是发送芯片1先拉低CLK信号线电平，使CLK信号线为低电平，延时一段时间后再拉低DATA信号线电平，使DATA信号线为低电平。结束标识是发送芯片1先拉高DATA信号线电平，延时一段时间后再拉高CLK信号线电平。
进一步的，参照图4，在开始和结束标识之间的数据可设置为包含有长度位、校验位和实际数据。可规定数据的前1个byte用来存储数据的长度，数据的第2个字节用来存储校验位，接收方可以根据这个来判断数据的准确性与完整性。
本发明的两芯片进行通信过程如下：参照图3，发送芯片1发送数据时，控制CLK信号线发送采样信号，并根据采样信号采用上升沿采样或下降沿采样的方式并根据数据来控制DATA信号线的输出电平状态，实现数据发送过程；接收芯片2接收数据时，根据与发送芯片1对应的采样信号的上升沿采样或下降沿采样的方式对DATA信号线传输的数据进行采样接收，实现数据接收过程。
参照图5，本发明还提出一种芯片间的简易通信装置，基于芯片的GPIO口进行通信，包括分别具有两GPIO口的发送芯片1和接收芯片2，该两芯片间连接有CLK信号线3和DATA信号线4。发送芯片1和接收芯片2均包括：电平信号单元10，用于控制CLK信号线3和DATA信号线4发送或接收电平；采样信号单元20，用于控制CLK信号线3发送或接收采样信号；数据单元30，用于根据采样信号来控制DATA信号线4状态实现发送或接收数据。
参照图5，本发明还提出一种嵌入式处理芯片，包括有两GPIO口、电平信号单元10、采样信号单元20及数据单元30，该电平信号单元10与两GPIO口均相连，该采样信号单元20与其中一GPIO口相连，该数据单元30与另一GPIO口相连。
上述仅为本发明的具体实施方式，但本发明的设计构思并不局限于此，凡利用此构思对本发明进行非实质性的改动，均应属于侵犯本发明保护范围的行为。

Claims (13)

1.一种芯片间的简易通信方法，基于芯片的GPIO口进行通信，其特征在于：从发送芯片和接收芯片上分别选取两GPIO口，且两芯片间连接有CLK信号线和DATA信号线，两芯片间的通信协议是以开始和结束为标识，在开始和结束标识之间包含通信的数据。
2.如权利要求1的所述一种芯片间的简易通信方法，其特征在于：所述CLK信号线和DATA信号线均为时钟线。
3.如权利要求1所述的一种芯片间的简易通信方法，其特征在于：所述发送芯片和接收芯片处于空闲状态时，CLK信号线和DATA信号线的电平相同。
4.如权利要求1所述的一种芯片间的简易通信方法，其特征在于:所述开始标识是发送芯片通过控制CLK信号线和DATA信号线的电平拉高或拉低实现。
5.如权利要求4所述的一种芯片间的简易通信方法，其特征在于:所述开始标识是发送芯片先拉低CLK信号线电平，延时一段时间后再拉低DATA信号线电平。
6.如权利要求1所述的一种芯片间的简易通信方法，其特征在于:所述结束标识是发送芯片通过控制CLK信号线和DATA信号线的电平拉高或拉低实现。
7.如权利要求6所述的一种芯片间的简易通信方法，其特征在于:所述结束标识是发送芯片先拉高DATA信号线电平，延时一段时间后再拉高CLK信号线电平。
8.如权利要求1所述的一种芯片间的简易通信方法，其特征在于:所述开始和结束标识之间的数据包含有长度位和校验位，用于判断数据的准确性与完整性。
9.如权利要求1所述的一种芯片间的简易通信方法，其特征在于：所述发送芯片发送数据时，控制CLK信号线发送采样信号，并根据采样信号和数据来控制DATA信号线的电平状态；所述接收芯片接收数据时，根据采样信号对数据进行采样。
10.如权利要求9所述的一种芯片间的简易通信方法，其特征在于：所述发送芯片和接收芯片均采用上升沿采样分别对数据进行发送或接收。
11.如权利要求9所述的一种芯片间的简易通信方法，其特征在于：所述发送芯片和接收芯片均采用下降沿采样分别对数据进行发送或接收。
12.一种芯片间的简易通信装置，基于芯片的GPIO口进行通信，其特征在于：包括分别具有两GPIO口的发送芯片和接收芯片，该两芯片间连接有CLK信号线和DATA信号线，所述发送芯片和接收芯片均包括
电平信号单元，用于控制CLK信号线和DATA信号线发送或接收电平；
采样信号单元，用于控制CLK信号线发送或接收采样信号；
数据单元，用于根据采样信号来控制DATA信号线发送或接收数据。
13.一种嵌入式处理芯片，其特征在于：包括有两GPIO口、电平信号单元、采样信号单元及数据单元，该电平信号单元与两GPIO口均相连，该采样信号单元与其中一GPIO口相连，该数据单元与另一GPIO口相连。
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